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VHDL
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仿真测试平台文件(TestBench)(一)
一个测试平台文件就是一个VHDL模型,可以用来验证所设计的硬件模型的正确性。测试平台文件为所测试的元件提供了激励信号,仿真结果可以以波形的方式显示或存储测试结果到文件中。激励信号可以直接集成在测试平台文件中,也可以从外部文件加载。可以直接使用VHDL语言来编写测试平台文件。原创 2021-07-12 21:40:04 · 1748 阅读 · 1 评论 -
仿真测试平台文件(TestBench)(二)
2. 测试平台文件的结构 使用VHDL语言编写测试平台文件时,所有的基本VHDL语法都是适用的,但是测试平台文件与一般的项目设计存在一些区别。一个测试平台文件必须包括与所测试的元件(UUT)相对应的原件声明,以及输入到UUT的激励描述。一个测试平台文件的基本结构如例1:【例1】LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY test1 IS --测试平台文件的空实体(不需要定义端口)END test1;A...原创 2021-07-12 21:47:21 · 871 阅读 · 1 评论