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RSS订阅原创 Verilog的数组使用示例
在verilog中，always块中没有办法对整个数组直接赋值，因此在rst赋初值时只对数组第一个数进行赋值。bianshi_pra [fifo_data_cnt]，数组的index可以是变量。但是不可以写成bianshi_pra [fifo_data_cnt ：fifo_data_cnt +n]的形式。
2023-08-07 19:42:51
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原创 对于经典三段式状态机的自己之前一些认识的误区
这是verilog写作不规范的一种体现，在此代码中组合逻辑用到了非阻塞赋值，仿真的时候不会出现问题，但是在上板时，状态机的跳变会异常，主要原因就是语法不规范导致编译软件在编译时会理解错代码的意思，导致上板状态机跑不全。在csdn的很多博客中将三段式状态机的第二段中的赋值语句也用的非阻塞赋值，如下图，此图来自于。
2023-07-27 11:58:11
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原创 Verilog语言中怎么将仿真代码生成的数据导入txt文件中
/以写的方式打开文件。此处需要注意verilog语言的文件路径和软件语言的文件路径的斜杠是相反的。
2023-07-17 15:54:32
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空空如也
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