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原创 FPGA verilog除法的一些问题,简记
慎用除法器!无论是“/”,还是IP软核的除法,取余“%”也要少用。一般这种运算操作一个CLK时钟都是完成不了的,如果程序不急着用该变量,无妨,因为除法器赋值会存在无关的中间值。例如: a <= b / c; b=100,c=5;测试环境100M时钟,通过signaltap 200M抓取,观察寄存器a,发现a在变成20之前,存在一个未知的中间值,那是除法在一个CLK时钟期间未算完的值。应对方式:1.多采用移位操作。 2.使用IP软核是可以设置...
2020-12-09 15:18:41 2647
原创 使用matlab读取批量txt文件,并进行最小二乘法拟合处理
针对学校的项目简单写了点程序,记录一下。clear;for n=10:10:100 //由于TXT文件名非线性连续,需要多个循环 m=[num2str(n),'ms.txt']; //文件名为共同点为‘ms.txt’ A=importdata(m); ...
2019-06-19 21:53:32 1161
空空如也
XILINX ISE SDK中没有LWIP向导选择?
2021-07-22
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