FPGA verilog除法的一些问题,简记

       慎用除法器!无论是“/”,还是IP软核的除法,取余“%”也要少用。一般这种运算操作一个CLK时钟都是完成不了的,如果程序不急着用该变量,无妨,因为除法器赋值会存在无关的中间值。

例如: a <= b / c; b=100,c=5;测试环境100M时钟,通过signaltap 200M抓取,观察寄存器a,发现a在变成20之前,存在一个未知的中间值,那是除法在一个CLK时钟期间未算完的值。 

应对方式:1.多采用移位操作。

                  2.使用IP软核是可以设置除法运算的延时输出,一次就能得到正确值。

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