2019.2.27.学习日记以流水灯为例，掌握FPGA计数器分频以及top结构化设计

qq_39641995

于 2019-02-27 23:17:28 发布

阅读量271

点赞数

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/qq_39641995/article/details/87980528

版权

在这里插入图片描述
freq(分频模块):计数器分频
晶振时钟：f0=50MHZ
目标时钟：f1=1HZ
计数器若从0开始计数则需要计数：晶振时钟/目标时钟/2 - 1
( f0/f1/2 - 1)

在这里插入图片描述

在这里插入图片描述

关注

0
点赞
踩
6

收藏

觉得还不错? 一键收藏
0
评论
2019.2.27.学习日记以流水灯为例，掌握FPGA计数器分频以及top结构化设计

freq(分频模块):计数器分频晶振时钟：f0=50MHZ目标时钟：f1=1HZ计数器若从0开始计数则需要计数：晶振时钟/目标时钟/2 - 1( f0/f1/2 - 1)
复制链接

扫一扫

评论

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。