quincy的研究生日记

首先这个程序是一个纯verilog程序实现的，当然这里用到了一个PLL锁相环，将我的50MHZ系统时钟进行分频，输出一个25MHZ的时钟频率。当即就在我的日记本上记下了这个项目，立誓要Copy一个~，但实在是太厉害了，我计划一点一点的分模块来完成吧，毕竟我现在也刚开始学习FPGA才2个多月，慢慢来吧。起始这个功能并不难实现，具体的实现思路都在这篇文章里面写的很清楚了，感兴趣的就可以点进去慢慢看。如果很难看懂的话，可以看下我文章末尾的一个参考链接，FPGA就是他带我入门的。VGA显示器驱动--字符游走。

用来存储数据的小型存储区域，暂时存放参与运算的数据和运算结果，寄存器的存储电路是由锁存器和触发器构成的，因为1个锁存器或者触发器只能存储1位2进制数据，所以由N个锁存器或者触发器可以构成N位寄存器，在实际芯片中一般按照字节位数设计，所以一般与8位寄存器、16位寄存器。注意，由于弹起的距离很小，触片不足以碰到 NO，因此这时开关侧的 NO、NC 都处于“悬空状态”，对于锁存器来说，由于上拉电阻的存在，SR=11。在接触 NC 的瞬间，有 S = 1（上拉）, R = 0，故 Q 被设为低电平，完成电平转换。

VGA(视频图形阵列)，是一种电脑显示标准，是IBM在1987年提出的一个使用类比讯号的电脑显示标准。个人电脑在加载自己独特的驱动程序之前，都必须支持VGA的标准，绝大多数显卡都带有这种接口。说到VGA接口，相信很多朋友都不会陌生，因为这种接口是电脑显示器上最主要的接口，从块头巨大的CRT显示器时代开始，VGA接口就被使用，并且一直沿用至今，另外VGA接口还被称为D-Sub接口。VGA示意图VGA支持在640x480的较高分辨率下同时显示16种色彩或256种灰度。

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异或门有两个输入，其输出是输入的逻辑异或。如果输入信号相同（都是高电平或都是低电平），则输出为高电平；非门是最简单的逻辑门，它有一个输入和一个输出。非门的输出是其输入的逻辑非。如果输入为高电平（逻辑1），则输出为低电平（逻辑0）；如果输入为低电平（逻辑0），则输出为高电平（逻辑1）。或门的输出是其所有输入的逻辑或。只有当所有输入都是低电平时，输出才是低电平。与门的输出是其所有输入的逻辑与。否则，输出为低电平。或非门（NOR Gate）是逻辑或门（OR Gate）的输出经过非门（NOT Gate）的结果。

上电，固件依旧保持，整个程序固化工作完成。部，则设计了一个专用的硬件电路，在芯片刚上电时就主动去读取存储器中的固件，并配置。艺的查找表结构前提下，使得芯片每次上电后，都能获得有效的配置数据。动执行一次从配置芯片中配置固件的过程，方法很简单，只需开发板断电后重新上电即可。按钮后，软件开始转换文件，转换成功后弹出成功提示窗口，如下图所。中后，板子重新上电，则之前下载的固件又不在了的原因。烧录完成后，此时固件已经保存在了配置芯片中，但是此刻。因为当前的固件是存储在配置芯片中的，并没有被配置到。

在组合逻辑电路中 ，存在一个巨大的缺点就是存在竞争冒险，竞争冒险的知识可以参考数字电路相关的书籍，这里不再作过多赘述，竞争冒险这个问题在电路中是非常危险的它会是我们电路处于一个不稳定的状态（考研复试常见考题，必背内容！），那么我们使用时序逻辑，就可以很大的避免这个问题，提高系统的稳定性。时序逻辑最基本的单元就是寄存器，它具有存储功能，一般是由于触发器和锁存器构成，由时钟脉冲控制。

正确选择变量类型有助于提高代码的可读性和仿真效率，同时也能确保设计的正确实现。

完成后，程序没有报错，我们这里需要定义一下引脚，点击下面按钮，进入引脚配置界面，有两个变量，key_in是按钮的引脚，led_out是led的引脚，按照自己的原理图进行相应的填写。我们上面分析了原理图，知道了LED和按键在没有工作的时候都是高电平，工作时是低电平，所以我们可以绘制一个波形图如下。我们通过下面的电路图可以知道，其中LED，D2绿对应的引脚是136，一端连接的是VDD3.3V，所以。这里注意，第一行是项目保存的路径，第二行是项目的名字，注意这里我们填写led，第三行与第二行默认一致。

FPGA中文名称“现场可编程门阵列”，是一种可重复变成的器件，是在PAL（可编程逻辑阵列）、GAL（通用阵列逻辑）、CPLD（复杂可贬称逻辑器件）等传统逻辑电路和门阵列的基础上发展起来的一种半定制电路，主要应用在ASIC（专用集成电路）领域，即解决了半定制电路的不足，又克服了原有可编程器件门电路有限的缺点，其重要的特点是“可重复编程、低功耗、低时延、算力强”。4、数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙）；