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RSS订阅转载 使用tcl脚本在非工程模式下创建新工程（zynq）
https://www.cnblogs.com/kingstacker/p/9810823.html
2019-09-02 23:09:50
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原创 时序约束（一）：时钟约束
时序约束之时钟约束问题：1.编译完工程后，发现时序严重违例。2.查看时钟发现，输入时钟为1000M，需要对时钟进行约束。约束方法为：1.选中CLK_50M信号，然后选中红框中的时钟编辑2.进入到该界面，就可以对输入时钟进行设置了，因为时钟为50M，所以设置时钟周期为20ns，rising和falling分别设置为10ns和20ns，以产生占空比为50%的方波。3.设置完成后，进...
2019-07-10 15:40:14
3070
原创 时序分析理论基础总结
时序图：由结合同步逻辑时延模型简化图和时序图可以分析静态时序中的各个参数静态时序数据计算：时钟偏斜:tclk1=clk1-clk;tclk2=clk2-clk;clock_shew=tclk2-tclk1=clk2-clk1;数据到达时间：data_arrival_time = launch_edge+tclk1+Tco+t_delay;(1)建立数据所需时间Data_requir...
2019-07-10 15:18:53
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原创 FPGA常见错误汇总
quartus错误:1:Error (10170): Verilog HDL syntax error at add_and_counter.v(1) near text “_counter”; expecting “;”解决方法：要保持工程名和文件名一致。2.Error (10028): Can’t resolve multiple constant drivers for net “c...
2019-04-15 15:52:57
42504
1
原创 176310 Can’t place multiple pins assigned to pin location Pin_K22(IOPAD_X77_Y33_N14)（FPGA编译出现复用引脚）
FPGA编译出现复用引脚176310 Can’t place multiple pins assigned to pin location Pin_K22(IOPAD_X77_Y33_N14)错误如下图所示：解决方案：方法1：在qsf文件加以下语句：set_global_assignment -name CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATI...
2019-04-08 20:55:27
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原创 关于FPGA工程的IP核升级的方法总结
记录下FPGA编译器版本不一致导致的ip核升级的解决方法，以备后面查阅。1.Quartus：若quartus版本与工程所使用的quartus版本不一致，编译会出现下面的错误。解决方法：将工程中ip核对应的.qip文件删掉，重新编译即可生成新的.qip文件，可以完成更新。2.对xilinx而言，版本不同也存在ip核升级的问题。如下图所示，ip核被锁住。解决方法：方法一：直接选中上图中被锁...
2019-03-23 18:01:53
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空空如也
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