![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
Verilog FPGA
文章平均质量分 52
XinLuHuang
这个作者很懒,什么都没留下…
展开
-
Verilog 时钟分频
基本时钟50m晶振 module Clk_1(clk_50m,clk_1);input clk_50m;output reg clk_1;integer cnt;//定义计数器寄存器//计数器计数进程always@(posedge clk_50m)if(cnt == 24_999_999)begin //50m的一半cnt<=0;clk_1=~clk_1;end...原创 2018-07-23 21:18:48 · 4964 阅读 · 0 评论 -
Verilog 6位数码管LG3661BH 的动态显示
module smg(clk,Rst_n,dig,sel,led);input clk; //50m晶振input Rst_n; //复位键output reg [7:0] dig; //数码管abcdefghoutput reg [5:0] sel; //6位数码管位选reg [23:0]data;//要显示的数reg [3:0] num=0;...原创 2018-07-23 21:27:45 · 4070 阅读 · 0 评论 -
Verilog 十进制计数器
//单个计数器module counter(clk,cin,cout,num,Rst_n);input clk;//时钟input cin;//待测量信号input Rst_n;//复位键output reg cout=0;//进位output reg [3:0] num=0;//输出要显示数字,BCD码always@(posedge cin or posedge clk or ...原创 2018-07-23 21:33:22 · 27311 阅读 · 3 评论