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RSS订阅原创 DVCon2020会议paper 《Constraint之verilog expression的坑》
Systemverilog constraint中的expression
2023-01-03 21:59:58
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原创 Systemverilog Scheduling semantics
前言基于《IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language》4章的学习和自己的理解。有不对的地方希望大家补充。 编译工具 Cadence的Xcelium.参考资料：https://blog.csdn.net/kevindas/article/details/103449360http://www.sunburst-design.com/papers/C
2021-10-28 21:17:51
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原创 SystemVerilog randomize (2)
前言基于《IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language》18章的学习和自己的理解。有不对的地方希望大家补充。 编译工具 Cadence的Xcelium。这是第二篇，完成randomize的学习正文理解solver是如何求解的？很多人都会有这样子的疑问， 实际在implication ‘->’的介绍中可以有所猜测，rand bit x;r
2021-04-10 09:42:32
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原创 SystemVerilog Randomize (1)
前言基于《IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language》18章的学习和自己的理解。有不对的地方希望大家补充。 编译工具 Cadence的Xcelium。随机对于验证工程师的重要性不言而喻，验证的case中除了小部分的定向用例来cover一些特定的场景，剩余的大部分是随机用例。 好的随机可以让求解器快速求解出来，资源开销也小。曾经使用过AMBA的CHI_
2021-04-08 21:10:31
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原创 SyetemVerilog Function coverage练习
搬运自大佬的两个blog，学习一下。参考：https://www.amiq.com/consulting/2016/11/11/functional-coverage-patterns-the-counter/https://www.amiq.com/consulting/2015/09/18/functional-coverage-patterns-bitwise-coverage/
2021-03-27 13:53:53
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原创 SystemVerilog functional coverage 学习
SystemVerilog functional coverage 学习前言基于《IEEE Standard for SystemVerilog — Unified Hardware Design, Specification, and Verification Language》19章的学习和自己的理解。有不对的地方希望大家补充。 编译工具 Cadence的Xcelium， coverage收集工具是IMcOverview标准上对Func_coverage的定义是：Functional cove
2021-03-21 16:55:26
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空空如也
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