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Vivado BlockDesign 信号有效电平设置
更改block design中信号有效电平,解决[BD 41-238] Port/Pin property POLARITY does not match between /adwave_0/rst_n(ACTIVE_LOW) and /reset_rtl_0(ACTIVE_HIGH)问题原创 2022-04-01 14:35:31 · 1503 阅读 · 3 评论 -
ZYNQ AMP -DUSE_AMP=1作用及对CPU1响应外部中断的影响
ZYNQ AMP -DUSE_AMP=1作用及对CPU1响应外部中断的影响转载 2022-01-27 09:29:57 · 846 阅读 · 0 评论