RISC-V CPU设计(六)---四路组相联Cache的设计

最新推荐文章于 2024-07-29 15:40:38 发布

FPGA硅农

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分类专栏： RISC-V CPU设计文章标签： RISC-V CPU设计 RTL FPGA

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本文详细介绍了RISC-V CPU设计中四路组相联Cache的RTL设计，包括Cache的基本信息、状态机设计以及Cache控制器的工作流程。内容涵盖了Cache的大小、DRAM配置、CPU地址划分，以及采用的LRU替换策略。状态机包括IDLE、TAG比较、命中、未命中处理、写回脏块和分配块等阶段。此外，还提到了在写操作时如何更新cache的dirty位和LRU计数器。

摘要由CSDN通过智能技术生成

Cache设计基本信息

本文讲述四路组相联Cache的RTL设计，其中，cache采用写回法、写分配法，替换策略采用LRU替换,下面是设计的一个基本情况：
1.Cache
共16个组(set)，每组4个cache line，每个cache line包含8个字，一个字的位宽为32bit,即4个字节。每个cache line，还会额外设置一个valid有效位，一个dirty脏位，一个tag标签位以及一个lru计数器(32bit)。
只考虑数据部分，则cache的大小为4*8*4*16=2048字节。
2.DRAM
DRAM共4096字，共16384个字节，DRAM和Cache之间，采用AXI总线进行数据的传输。由于块大小为8个字，因此突发传输长度固定为8(AxLEN=7),而突发传输类型为INCREMENT。
综合上述信息，CPU地址可以被划分为以下几个部分：
cpu_addr[13:9]:共5位，为tag部分。
cpu_addr[8:5]:共4位，组索引(set index)。
cpu_addr[4:2]:共3位，