- 博客(1)
- 收藏
- 关注
原创 verilog中 两个always语句块并非纯并行执行
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin data_out_vld = 0; end else data_out_vld = rdreq; endalways @(posedge clk_out or negedge rst_n)begin if(rst_n==1...
2021-06-08 18:04:37 6926 4
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人