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sv 子类父类约束关系
systemverilog 父类子类随机约束以及层次化随机,随机注入原创 2024-08-02 13:21:24 · 151 阅读 · 0 评论 -
sv default_constraint and soft constraint
default constraint是一个语句块,里面可以对一些变量给固定随机值。外部给了某个变量另外一个随机语句,最终结果会被外面随机语句控制,内部default不再起作用。soft constraint是一行语句,里面可以对一个变量给固定随机值。外部给这个变量新的随机语句,如果和内部原来随机冲突了,取外面的随机值。如果和内部的不冲突,取两者的交集。原创 2024-07-04 11:59:39 · 110 阅读 · 0 评论 -
verilog与或非操作符
逻辑操作符 逻辑与 && 逻辑或 || 逻辑非 !位操作符 一元非 ~ 二元与 & 二元或 | 二元异或 ^归约操作符(单目运算符) 与归约 & 或归约 | 异或归约 ^...原创 2018-09-03 21:14:05 · 22157 阅读 · 0 评论