一周掌握FPGA Verilog HDL语法 day 4

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第四天。

一周掌握FPGA Verilog HDL语法 day 3 被平台综合了，如果想要看详细介绍的话，可以到公众号内部"行侠仗义"栏目下获取。

上一篇提到了阻塞与非阻塞、条件语句、块语句等，此篇我们继续来看case语句以及后续其他内容，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。

 

 

 

 

case语句

 

 

 

 

case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择，Verilog语言提供的case语句直接处理多分支选择。

case语句通常用于微处理器的指令译码,它的一般形式如下:

1) case(表达式) <case分支项> endcase 

2) casez(表达式) <case分支项> endcase 

3) casex(表达式) <case分支项> endcase case

 

分支项的一般格式如下: 

分支表达式: 语句 

缺省项(default项): 语句 

 

说明: 

a) case括弧内的表达