笔记连载 | Day11【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】

于 2020-12-05 10:35:11 发布
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分类专栏： FPGA学习笔记连载 文章标签： fpga学习笔记 fpga系统性学习
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本文介绍了FPGA中的奇分频和偶分频设计原理，通过Verilog代码实现了50MHz到10MHz的分频，并进行了示波器验证。此外，还探讨了奇分频的计数方法和偶分频的简单实现。
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资料汇总更新|FPGA软件安装包、书籍、源码、技术文档…（2021.01.04更新）
01-05 6309
今天给大侠带来资料汇总，这是一篇汇总篇，汇总的内容就是，“FPGA技术江湖”公众号从2020年年初开始更新至今（2021.01.04），所有自动回复能获取的软件安装包、书籍、技术文档等，本次更新添加了之前软件安装包的其他不少版本以及不少学习资料。话不多说，上货。其他自动回复获取不了的电子版资料基本都在论坛，可以自行去论坛下载。论坛网址：www.sxznfpga.com说在前面，看着各位大侠在公众号内的回复私信，一顿猛虎操作，然后啥也没有，汇总之前提醒一下，公...
博客
如何用FPGA实现一个通信系统的发射端&接收机？
09-24 408
请注意，这只是一个非常基础的示例，实际的通信系统可能需要更多的功能和优化，如错误检测、校验和、流控制等。：用FPGA实现一个通信系统（5GHz频段，通信距离越10km）的发射端&接收机，如何规划学习路线？以下是一个简单的基于 FPGA 的通信系统发射端和接收端的 Verilog 代码示例，仅供参考。1. 数字信号生成：使用 FPGA 内部的逻辑资源生成要发送的数字信号，例如编码、调制等。1. 时钟管理：确保 FPGA 内部的时钟稳定和准确，以支持高速的数据处理。
博客
怎么实时查看触控采样率？
09-24 193
在实际应用中，可能需要查阅 DSP 的技术文档、参考手册或相关的开发资料，以确定具体的寄存器地址、配置方法和 API 函数，从而准确地获取触控采样率信息。1. 配置 ADC：使用相应的寄存器设置 ADC 的工作模式，例如采样模式（同步或顺序采样）、模拟输入范围等。：要在 DSP中实时查看触控采样率，具体的实现方式可能会因 DSP 的型号和所使用的开发环境而有所不同。4. 在代码中读取 ADC 转换结果的寄存器或相关变量，以确定采样的时间间隔或次数。5. 根据采样时间间隔或次数计算出触控采样率。
博客
FFT在实际工程应用中有什么作用，有没有什么事情没有FFT就做不成？
09-24 24
若不使用 FFT，对音频信号的特征提取将极为耗时，难以满足实时处理的需求，使得音频压缩效率低下，语音识别准确率和实时性无法保障。在雷达系统中，FFT 用于对回波信号的处理，以检测目标的速度和位置。如果没有 FFT 的快速处理能力，雷达系统难以在短时间内对大量的回波数据进行分析，无法及时准确地探测到目标，严重影响雷达的性能。
博客
Verilog和system Verilog应该怎么自学?
09-24 67
• 在 GitHub 等代码托管平台上查找高质量的 Verilog 和 System Verilog 代码，学习别人的编程风格和技巧。• 在掌握 Verilog 的基础上，逐步学习 System Verilog 的高级特性，如面向对象编程、断言等。• 根据自己的时间和进度，制定合理的学习计划，保持学习的连贯性和系统性。
博客
为什么FPGA属于硬件，还需要搞算法？
09-24 146
至于 PCB设计，对于单纯的 FPGA 开发，通常不是必需的。FPGA 虽然是硬件，但它具有可编程性，要实现特定的功能，如数字信号处理、图像处理、加密解密等，就需要设计相应的算法来指导硬件资源的配置和利用，以达到期望的性能和功能。总的来说，学习 FPGA 需要综合掌握语法、硬件架构、算法设计等多方面的知识，随着学习的深入，你会逐渐理解它们之间的关系和相互作用。单纯搞算法就行了吗？单纯搞算法是不够的，还需要理解硬件的架构和资源，以便更有效地将算法映射到 FPGA 上，实现最优的性能和资源利用。
博客
异步FIFO地址从快时钟域同步到慢时钟域的问题
09-24 40
2. 从快时钟域到慢时钟域，存在漏采样的可能性。在快时钟域中地址变化较快，如果慢时钟的采样频率跟不上快时钟域地址的变化频率，就可能出现漏采样的情况。为了减少漏采样的风险，通常会采用一些特殊的设计技巧，比如使用格雷码来表示地址，或者增加一些握手信号来确保数据的准确传输。：异步FIFO地址从快时钟域同步到慢时钟域的问题，谁能解答一下啊？2. 从快时钟到慢时钟，会不会漏采样，就是快时钟域的地址会被扣掉?我想问一下异步FIFO地址从快时钟域同步到慢时钟域，两个问题。1. 是多bit打拍，这样会不会有时延?
博客
FPGA 中常用的编程语言有哪些？
09-24 146
3. SystemVerilog：是 Verilog 的扩展版本，增加了许多新的特性和功能，如面向对象编程、断言等，提高了设计的效率和可维护性。1. Verilog：这是一种硬件描述语言，广泛用于数字电路的设计和建模。它的语法类似于 C 语言，简洁明了，容易学习和理解。这三种语言是 FPGA 开发中最为常用的编程语言，开发者可以根据项目需求和个人偏好选择适合的语言。2. VHDL：也是一种硬件描述语言，具有严格的语法和结构，适用于大型、复杂的设计项目。：FPGA 中常用的编程语言有哪些？
博客
SDRAM掉电能保持多长时间？
09-24 21
需要注意的是，SDRAM 通常用于需要快速读写数据的场合，例如计算机的内存。在实际应用中，为了避免数据丢失，系统通常会在掉电前采取措施将重要数据保存到非易失性存储器（如硬盘、闪存等）中，或者使用不间断电源（UPS）来维持系统的供电，以确保数据的安全性和完整性。在低温环境下，数据可能可以保存相对较长的时间，比如 1 个小时左右，但这也不是绝对的，而且长时间的低温保存并不常见。如果对数据的保存有较高要求，建议使用具有非易失性的存储介质来长期存储重要数据，而不仅仅依赖 SDRAM 的短暂数据保持能力。
博客
答疑系列：深入应用FPGA技术，对于人形机器人的实用化可能产生哪些影响？
09-24 149
发挥FPGA高速、并行、运算及引脚资源极其丰富、定时精确（纳秒级）、硬件直接实现算法、操作数存取机制简单且高效、功能极其灵活、开发调试手段先进的优点，将FPGA用于实现（以及协助CPU实现）人形机器人控制系统之中基于多路高速并行协同采样、高速并行运行多路大运算量协作算法、运算结果的多通道精准协同输出、具备强实时性（低延迟量+低延迟抖动量）需求的高性能复杂反馈控制算法。6. 整体可靠性提升：硬件直接实现算法减少了软件层面的复杂性和潜在的错误，提高了系统的稳定性和可靠性，降低了故障发生的概率。
博客
有源晶振和无源晶振有哪些区别？
09-23 48
1. 组成结构：有源晶振内部包含晶体和外围电路，一般有四个引脚，分别为电源、接地、信号输出端和空脚（NC）；3. 性能精度：有源晶振的精度可达0.1ppm，无源晶振的精度为5ppm。有源晶振在稳定性方面优于无源晶振，但信号电平固定，灵活性较差。7. 体积大小：有源晶振由于自身增加了振荡电路，体积一般较大，但现在很多有源晶振采用表贴形式，体积得以缩小，与无源晶振差不多甚至更小。6. 成本方面：无源晶振电路的成本相对较低，而有源晶振电路在产品性能上有优势，但价格较高。：有源晶振和无源晶振有哪些区别？
博客
OFDM里面如何将发射数据添加到载波上面？
09-23 122
IFFT 将数据从频域转换到时域，从而将数据分配到各个子载波上。每个子载波都有特定的频率，经过 IFFT 后，数据就被添加到了不同频率的载波上。首先，将待发射的数据进行调制。常见的调制方式有 QPSK、16QAM等。调制的目的是将数字信号转换为适合在信道上传输的模拟信号形式。将调制后的串行数据转换为并行数据。这是因为 OFDM 是一种多载波技术，需要将数据分配到多个子载波上。：咨询各位大佬个问题，OFDM里面如何将发射数据添加到载波上面？通过以上步骤，就可以将发射数据添加到 OFDM 的载波上。
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SDRAM掉电能保持多长时间？
09-23 32
需要注意的是，SDRAM 通常用于需要快速读写数据的场合，例如计算机的内存。在实际应用中，为了避免数据丢失，系统通常会在掉电前采取措施将重要数据保存到非易失性存储器（如硬盘、闪存等）中，或者使用不间断电源（UPS）来维持系统的供电，以确保数据的安全性和完整性。在低温环境下，数据可能可以保存相对较长的时间，比如 1 个小时左右，但这也不是绝对的，而且长时间的低温保存并不常见。如果对数据的保存有较高要求，建议使用具有非易失性的存储介质来长期存储重要数据，而不仅仅依赖 SDRAM 的短暂数据保持能力。
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自定义IP核给他人使用，不想显示源码，有什么办法？
09-23 19
除了生成.dcp 文件，还可以将 IP 核封装为网表（Netlist）形式提供给他人使用。不过生成.dcp 是一种较为常见和有效的方式，能够在一定程度上保护源码的隐私性。：自定义的IP核给他人使用，不想显示源码。是不是只有生成.dcp这一种办法？
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为什么电路要设计得这么复杂？
09-23 79
1. 功能需求多样化 ：现代电子设备需要实现众多复杂的功能，如高速数据处理、精确的信号传输、强大的计算能力等。2. 性能优化 ：要实现高效的能量利用、低噪声、高速度、高精度等性能指标，电路的设计就需要考虑各种因素，如元件的选择、布线的优化、信号的完整性等，这必然导致设计的复杂性增加。在有限的空间内集成大量的元件和功能，需要精心设计电路的布局和连接，以避免干扰和冲突。5. 兼容性和标准化 ：电路需要与其他设备和系统兼容，遵循各种行业标准和规范，这要求在设计中考虑众多的接口和协议，使得电路设计更加复杂。
博客
ADC中全差分开关工作原理
09-23 60
例如，如果VIP大于VIN，那么输出数字码的最高位为1，同时通过切换电容阵列上的开关使VIP减小VREF/4，VIN增大VREF/4（这里的VREF/4是根据逐次逼近的算法确定的第一步调整量）。然后进行第二次比较，此时是基于第一次比较后调整的VIP和VIN的值继续比较，确定次高位，依此类推，逐步确定各个位的值，直到完成整个转换过程。在全差分ADC的工作过程中，第一次比较是VIP和VIN的比较，而不是与参考电压Vref比较，这是由其工作原理和逐次逼近的算法决定的。：请教一下ADC中全差分开关工作原理？
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FPGA芯片内有哪两种存储器资源？
09-23 181
2. 分布式存储器（Distributed RAM）：由 FPGA 中的查找表（LUT）等逻辑资源构建而成。适用于小规模的存储需求，具有灵活的地址线和数据线配置。1. 块存储器（Block RAM）：可以实现较大容量的数据存储，常用于存储大量的数据表格、图像数据等。具有较高的存储密度和可配置性。：FPGA芯片内有哪两种存储器资源？
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Xilinx ddr3 仿真时，有什么办法能快速初始化完成？
09-23 308
要快速完成 Xilinx DDR3 Modelsim 仿真的初始化，可以从优化测试平台、调整模型参数和利用脚本及自动化工具等方面入手。在进行任何调整时，都要确保仿真结果的正确性，并进行充分的测试和验证。• 仔细阅读 Xilinx DDR3 模型的文档，了解是否有特定的参数可以调整以加速初始化。• 尝试调整 DDR3 初始化序列中的参数，如延迟时间、等待周期等。• 减少不必要的逻辑和模块，只保留与 DDR3 初始化相关的关键部分，以降低仿真的复杂性，从而加快初始化过程。2. 调整初始化序列参数。
博客
slicem中lut是6输入的，但实现移位寄存器深度是32，不是64，原因是什么呢？
09-23 22
3. 性能和功耗平衡：较深的移位寄存器可能会增加功耗和延迟，为了在性能和功耗之间达到平衡，选择了 32 的深度。1. 资源限制：芯片的物理资源有限，设计上可能对移位寄存器的深度进行了权衡和优化，以适应整体的资源分配。：请问slicem中lut是6输入的，但实现移位寄存器深度是32，不是64，原因是什么呢？2. 功能需求：在特定的应用场景中，32 的深度已经能够满足功能要求，无需扩展到 64。
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直接调用一个双端口192KB的SRAM，和调用12个大小为16KB的SRAM，占用资源是一样的吗？
09-23 29
但是，调用一个大的双端口 SRAM 可能在控制逻辑上相对简单，占用的控制逻辑资源可能会少一些。另一方面，使用 12 个小的 SRAM 需要更多的地址译码逻辑来分别选中不同的小 SRAM，并且可能在布局布线时需要更多的空间，占用更多的芯片面积资源。：直接调用一个双端口 192KB 的 SRAM 和调用 12 个大小为 16KB 的 SRAM 占用的资源不完全一样。：请教一个问题，直接调用一个双端口192KB的SRAM，和调用12个大小为16KB的SRAM，占用资源是一样的吗？
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