FPGA 高级设计：时序分析和收敛

FPGA 高级设计：时序分析和收敛

今天给大侠带来FPGA 高级设计：时序分析和收敛，话不多说，上货。

这里超链接一篇之前的STA的文章，仅供各位大侠参考。

FPGA技术江湖：FPGA STA(静态时序分析)

什么是静态时序分析？静态时序分析就是Static Timing Analysis，简称 STA。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。

下面举一个最简单的例子来说明时序分析的基本概念。

假设信号需要从输入到输出在FPGA 内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在 FPGA 内部的延时不 能超过 15ns，而开发工具在执行过程中找到了如图 1 所示的一些可能的布局布线方式。

那么，怎样的布局布线能够达到我们的要求呢？仔细分析一番，发现所有路径的延时可能为 14ns、14ns、16ns、17ns、18ns，有两条路径能够满足要求，布局布线就会选择满足要求的两条路径之一。