FPGA系统性学习笔记连载_Day6 FPGA三种建模方式区别及Verilog语法基础篇

FPGA系统性学习笔记连载_Day6 FPGA三种建模方式区别及Verilog语法基础篇

本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。

连载《叁芯智能fpga设计与研发-第6天》 【FPGA数据流建模、行为级建模、结构化建模 区别】及【Verilog HDL语法基础】

原创作者：紫枫术河 转载请联系群主授权，否则追究责任

这篇文件记录，FPGA的3种建模方式及基本的Verilog HDL语法，内容会根据学习进度，不断更新。

一、FPGA的3种建模方式

A、数据流建模（assign）

在数字电路中，信号经过组合逻辑时会类似于数据流动，即信号从输入流向输出，并不会在其中存储。当输入变化时，总会在一定时间以后体现在输出端。同样，我们可以模拟数字电路的这一特性，对其进行建模，这种建模方式通常被称为数据流建模。

1.1、是使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模

1.2、连续驱动，连续赋值语句是连续驱动的，也就是说只要输入发生变化，都会导致