FPGA系统性学习笔记连载_Day21【模块实验】 之 《超声波测距》篇

于 2021-04-12 18:47:10 发布
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分类专栏： FPGA零基础学习系列，初学者必备 文章标签： fpga零基础学习 超声波测距 verilog 模块实现
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本文介绍了FPGA系统性学习中的超声波测距模块实验，通过Verilog实现，包括模块参数分析、时序图、设计思路和代码实现。实验中，超声波模块用于测量2cm至400cm的距离，结果显示在数码管上。文章提供了代码下载链接及QQ、微信交流群信息，适合FPGA初学者和爱好者。
摘要由CSDN通过智能技术生成

FPGA系统性学习笔记连载_Day21【模块实验】 之 《超声波测距》篇

本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。

 

连载《叁芯智能fpga设计与研发-第21天》 【模块实验】 之 《超声波测距》

原创作者：紫枫术河 转载请联系群主授权，否则追究责任

本系列为线下学员学习笔记整理分享，如有想要报名参加线下培训，可以点击以下超链接文章了解，购买开发板可以到叁芯智能科技企业淘宝店下单。

本实验操作一个超声波模块，用来测量距离。

实验要求，要求将测量的距离显示在数码管，显示的单位为cm，用3位数码管显示即可。

 

一、模块参数

 

二、时序图

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资料汇总更新|FPGA软件安装包、书籍、源码、技术文档…（2021.01.04更新）
01-05 6303
今天给大侠带来资料汇总，这是一篇汇总篇，汇总的内容就是，“FPGA技术江湖”公众号从2020年年初开始更新至今（2021.01.04），所有自动回复能获取的软件安装包、书籍、技术文档等，本次更新添加了之前软件安装包的其他不少版本以及不少学习资料。话不多说，上货。其他自动回复获取不了的电子版资料基本都在论坛，可以自行去论坛下载。论坛网址：www.sxznfpga.com说在前面，看着各位大侠在公众号内的回复私信，一顿猛虎操作，然后啥也没有，汇总之前提醒一下，公...
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有源晶振和无源晶振有哪些区别？
09-23 39
1. 组成结构：有源晶振内部包含晶体和外围电路，一般有四个引脚，分别为电源、接地、信号输出端和空脚（NC）；3. 性能精度：有源晶振的精度可达0.1ppm，无源晶振的精度为5ppm。有源晶振在稳定性方面优于无源晶振，但信号电平固定，灵活性较差。7. 体积大小：有源晶振由于自身增加了振荡电路，体积一般较大，但现在很多有源晶振采用表贴形式，体积得以缩小，与无源晶振差不多甚至更小。6. 成本方面：无源晶振电路的成本相对较低，而有源晶振电路在产品性能上有优势，但价格较高。：有源晶振和无源晶振有哪些区别？
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OFDM里面如何将发射数据添加到载波上面？
09-23 91
IFFT 将数据从频域转换到时域，从而将数据分配到各个子载波上。每个子载波都有特定的频率，经过 IFFT 后，数据就被添加到了不同频率的载波上。首先，将待发射的数据进行调制。常见的调制方式有 QPSK、16QAM等。调制的目的是将数字信号转换为适合在信道上传输的模拟信号形式。将调制后的串行数据转换为并行数据。这是因为 OFDM 是一种多载波技术，需要将数据分配到多个子载波上。：咨询各位大佬个问题，OFDM里面如何将发射数据添加到载波上面？通过以上步骤，就可以将发射数据添加到 OFDM 的载波上。
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SDRAM掉电能保持多长时间？
09-23 24
需要注意的是，SDRAM 通常用于需要快速读写数据的场合，例如计算机的内存。在实际应用中，为了避免数据丢失，系统通常会在掉电前采取措施将重要数据保存到非易失性存储器（如硬盘、闪存等）中，或者使用不间断电源（UPS）来维持系统的供电，以确保数据的安全性和完整性。在低温环境下，数据可能可以保存相对较长的时间，比如 1 个小时左右，但这也不是绝对的，而且长时间的低温保存并不常见。如果对数据的保存有较高要求，建议使用具有非易失性的存储介质来长期存储重要数据，而不仅仅依赖 SDRAM 的短暂数据保持能力。
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自定义IP核给他人使用，不想显示源码，有什么办法？
09-23 12
除了生成.dcp 文件，还可以将 IP 核封装为网表（Netlist）形式提供给他人使用。不过生成.dcp 是一种较为常见和有效的方式，能够在一定程度上保护源码的隐私性。：自定义的IP核给他人使用，不想显示源码。是不是只有生成.dcp这一种办法？
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为什么电路要设计得这么复杂？
09-23 58
1. 功能需求多样化 ：现代电子设备需要实现众多复杂的功能，如高速数据处理、精确的信号传输、强大的计算能力等。2. 性能优化 ：要实现高效的能量利用、低噪声、高速度、高精度等性能指标，电路的设计就需要考虑各种因素，如元件的选择、布线的优化、信号的完整性等，这必然导致设计的复杂性增加。在有限的空间内集成大量的元件和功能，需要精心设计电路的布局和连接，以避免干扰和冲突。5. 兼容性和标准化 ：电路需要与其他设备和系统兼容，遵循各种行业标准和规范，这要求在设计中考虑众多的接口和协议，使得电路设计更加复杂。
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ADC中全差分开关工作原理
09-23 47
例如，如果VIP大于VIN，那么输出数字码的最高位为1，同时通过切换电容阵列上的开关使VIP减小VREF/4，VIN增大VREF/4（这里的VREF/4是根据逐次逼近的算法确定的第一步调整量）。然后进行第二次比较，此时是基于第一次比较后调整的VIP和VIN的值继续比较，确定次高位，依此类推，逐步确定各个位的值，直到完成整个转换过程。在全差分ADC的工作过程中，第一次比较是VIP和VIN的比较，而不是与参考电压Vref比较，这是由其工作原理和逐次逼近的算法决定的。：请教一下ADC中全差分开关工作原理？
博客
FPGA芯片内有哪两种存储器资源？
09-23 130
2. 分布式存储器（Distributed RAM）：由 FPGA 中的查找表（LUT）等逻辑资源构建而成。适用于小规模的存储需求，具有灵活的地址线和数据线配置。1. 块存储器（Block RAM）：可以实现较大容量的数据存储，常用于存储大量的数据表格、图像数据等。具有较高的存储密度和可配置性。：FPGA芯片内有哪两种存储器资源？
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Xilinx ddr3 仿真时，有什么办法能快速初始化完成？
09-23 289
要快速完成 Xilinx DDR3 Modelsim 仿真的初始化，可以从优化测试平台、调整模型参数和利用脚本及自动化工具等方面入手。在进行任何调整时，都要确保仿真结果的正确性，并进行充分的测试和验证。• 仔细阅读 Xilinx DDR3 模型的文档，了解是否有特定的参数可以调整以加速初始化。• 尝试调整 DDR3 初始化序列中的参数，如延迟时间、等待周期等。• 减少不必要的逻辑和模块，只保留与 DDR3 初始化相关的关键部分，以降低仿真的复杂性，从而加快初始化过程。2. 调整初始化序列参数。
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slicem中lut是6输入的，但实现移位寄存器深度是32，不是64，原因是什么呢？
09-23 14
3. 性能和功耗平衡：较深的移位寄存器可能会增加功耗和延迟，为了在性能和功耗之间达到平衡，选择了 32 的深度。1. 资源限制：芯片的物理资源有限，设计上可能对移位寄存器的深度进行了权衡和优化，以适应整体的资源分配。：请问slicem中lut是6输入的，但实现移位寄存器深度是32，不是64，原因是什么呢？2. 功能需求：在特定的应用场景中，32 的深度已经能够满足功能要求，无需扩展到 64。
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直接调用一个双端口192KB的SRAM，和调用12个大小为16KB的SRAM，占用资源是一样的吗？
09-23 16
但是，调用一个大的双端口 SRAM 可能在控制逻辑上相对简单，占用的控制逻辑资源可能会少一些。另一方面，使用 12 个小的 SRAM 需要更多的地址译码逻辑来分别选中不同的小 SRAM，并且可能在布局布线时需要更多的空间，占用更多的芯片面积资源。：直接调用一个双端口 192KB 的 SRAM 和调用 12 个大小为 16KB 的 SRAM 占用的资源不完全一样。：请教一个问题，直接调用一个双端口192KB的SRAM，和调用12个大小为16KB的SRAM，占用资源是一样的吗？
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生成的mcs文件和bit文件的效果不一样，是不是因为在xdc文件中没有约束好？
09-23 43
请教一下，我生成的mcs文件和bit文件的效果不一样，mcs文件固化到flash中，以太网ping不通，bit文件能ping通。虽然 xdc 文件约束问题可能导致 mcs 文件和 bit 文件效果不一样，但也需要综合考虑其他可能的因素，通过逐步排查来确定具体原因。• 不同的加载方式（bit 文件通过下载器直接加载，mcs 文件固化到 flash）可能会因为硬件的一些特性差异而导致不同的表现。：生成的 mcs 文件和 bit 文件效果不一样，有可能是因为在 xdc 文件中没有约束好，但也可能有其他原因。
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在初学电子信息工程，进行自学系统学习一个逐渐过程中，在什么阶段需要学什么呀？
09-23 167
每个阶段的学习都需要扎实的掌握，通过理论学习、实验实践和项目设计相结合的方式，逐步提高自己的综合能力。学习欧姆定律、基尔霍夫定律等基本电路定律，掌握电路的分析方法，包括串联、并联电路的分析。• 此阶段可以通过一些基础的电路教材、在线课程进行学习，同时结合简单的电路实验，如使用面包板搭建简单的电路，加深对电路原理的理解。• 深入学习模拟电路的设计方法，包括放大器的设计、滤波器的设计、电源电路的设计等。掌握模拟电路的仿真和优化技术。• 通过模拟电路实验，如放大器的搭建和测试，了解模拟电路的实际性能和调试方法。
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如何快速地将信号中两个频率很接近的信号成分识别出来？
09-23 81
然而，如果系统对数据流量的控制要求不高，或者能够容忍 FIFO 偶尔的溢出，或者有其他机制来处理数据写入和读出的平衡，那么 near full 信号可能就不是必需的。2. 锁相放大器技术：锁相放大器对与参考信号频率相同的输入信号具有很高的检测灵敏度和选择性，可以用于提取特定频率的信号成分。5. 希尔伯特变换：希尔伯特变换可以将实信号转换为解析信号，从而可以提取信号的瞬时频率和幅度信息，有助于分析频率接近的信号。：在锁相环的设置中，通常是根据输入频率和期望的输出频率来确定分频或倍频的参数。
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FPGA科学高效的编程方法有哪些？
09-23 261
3. 模块化编程：将功能独立的部分封装成模块，每个模块具有明确的输入、输出和功能。2. 系统架构设计：设计清晰的系统架构，将复杂的功能模块划分成较小的、可管理的子模块。这有助于你在未来的项目中避免类似的错误。1. 学习新的技术和工具：FPGA 技术不断发展，持续学习新的编程技巧、优化方法和工具可以提高你的编程效率和质量。2. 资源共享：对于一些可重用的逻辑资源，如加法器、乘法器等，可以考虑资源共享，以减少硬件资源的消耗。2. 参考优秀的设计案例：学习他人的优秀设计，可以获得灵感和经验，提高自己的设计水平。
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ZYNQ7020的PL端引脚可以配置为上拉输入或者下拉输入吗？
09-23 44
另外，ZYNQ7000 系列芯片的 PS（处理系统）端还提供了 MIO（多功能 I/O）和 EMIO（扩展多功能 I/O）。ZYNQ7000系列引脚主要分为 PSIO（ARM 处理系统的专用引脚）、SELECTIO（普通的 FPGA 引脚）、CONFIGURATION PINS IN BANK0（JTAG 类引脚等）、GTX PINS（高速串行收发引脚）、XADC PINS（模数转换引脚）等。在进行引脚配置时，需要使用相关的开发工具（如 Vivado 等），通过设置引脚的属性来实现上拉或下拉输入的配置。
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关于以太网通信，mac和phy芯片是怎么样稳定连接的？
09-23 72
我可以确认phy芯片和电脑的链接是稳定的，读过phy芯片里面的状态寄存器，不管设置什么速率都是正常链接的。而且phy芯片所发出的时钟rx_clk也一直符合我设置的速率，电脑端设置百兆模式，rx_clk就是25M，电脑端设置十兆模式，rx_clk就是2.5M。驱动程序可能需要进行适当的配置，例如设置 MAC 相关的控制位，以建立与 PHY 芯片的通讯并启用数据包的接收。所以我认为是gmac和phy芯片的连接状态有问题导致通信不稳定的，所以想咨询下gmac和phy芯片之间有什么确认连接的步骤。
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两块fpga怎么做时钟同步呢？
09-23 422
总之，实现两块 FPGA 的时钟同步需要综合考虑时钟源、时钟分配、同步协议、数据通信等因素，并根据具体的应用需求选择合适的方法。• 可以使用同步时钟协议，如 IEEE 1588（Precision Time Protocol，精确时间协议）或其他自定义的同步协议，来实现两块 FPGA 之间的时钟同步。• 在接收端的 FPGA 中，使用时钟恢复电路或算法，从接收到的数据中提取时钟信号，并与本地时钟进行同步。• 可以通过调整时钟同步算法的参数、增加时钟同步的频率等方式来提高同步精度。
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祝大家中秋节快乐
09-17 108
皓月闪烁，星光闪耀，中秋佳节，美满快乐！
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端午节安康
06-10 244
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