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RSS订阅原创 初识FPGA，对于所见模块构成的总结
一个模块的组成module xxx模块名 (clk, rst_n,.. ..引脚名);input clk //定义输入输出引脚input rst_n…output xx… reg [width-1 : 0] R1,R2…； //定义变量（数组）wire [width-1 : 0] W1,W2…； parameter sb=7; //定义参数sb为常量7 l...
2018-05-08 23:13:11
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原创 初学FPGA心得（对verilog语法的理解）
verilog语法与C语言大意类似，但关键词的不同导致对verilog难以理解首先，大体框架，整个模块像是main函数。{ }变成了begin和and 数字的表示方式变得不同 <位宽><进制><数字>这种描述方式。重点是位宽指的是二进制位宽，如果16进制一个数占4个位宽。而不是如我一开始认为的一个位宽能承受一个16进制数 reg [width-1 : 0] R变...
2018-05-07 12:11:03
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空空如也
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