初识FPGA，对于所见模块构成的总结

一个模块的组成

module xxx模块名 (clk, rst_n,.. ..引脚名);

input clk       //定义输入输出引脚

input rst_n

…

output xx

…

 

reg [width-1 : 0] R1,R2…；  //定义变量（数组）

wire [width-1 : 0] W1,W2…；

 

parameter sb=7;             //定义参数sb为常量7 

 

localparam s0= 1'b0;          //定义定量 常用于状态机的参数定义

 

always @ (posedge clk or negedge rst_n)

//一个循环。在时钟的上升沿或复位的下降沿会执行下面的操作

//循环中常用的<=符号的功能为赋值，与=效果不同

begin

        //循环中常见if-else语句和case语句

end

 

assign sb = sb * 20;      //计算 赋值

endmodule