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RSS订阅原创 NIST伪随机测试出现igamc:UNDERFLOW的原因以及测试文件的格式
NIST伪随机测试出现igamc:UNDERFLOW的原因以及测试文件的格式最近在做混沌序列的伪随机测试，发现很容易出现igamc:UNDERFLOW这个问题。上网查找，都是说是数据量不够导致的，不过，经过本人实验，只要给定文本的数据足够随机，1000个数都不会出现该问题。下图的数据量只有1000都没有出现该错误。但是当数据的随机性不足，明显会出现错误，下图测试数据量为40万，但是测试数据被我人为的改成了具有伪周期性的数据，因此结果明显出现了错误。当我将数据改成随机序列时，不会出现UNDERFLO
2020-12-14 15:18:26
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原创 FPGA面试题：实现奇数倍分频，并且占空比为50%
使用计数器控制寄存器反转，很容易实现奇数倍分频，但是添加了占空比为50%这一限制条件的话，有些同学就会犯难，因为数字电路不存在小数，而奇数除以二却是一个小数，这导致占空比为50%无法实现。本文将通过图解的方式详细解答这个问题。解这个题的思路非常简单，就是通过计数器控制两个寄存器实现两个占空比小于50%的奇数倍分频，但是这两个寄存器的时钟控制一个是上升沿触发，一个是下降沿触发，这会导致生成两个相位差为90度的时钟。对这两个时钟进行或运算，就可以得出结果。Clk_out = Clk_reg1|Clk_r
2020-08-11 12:20:45
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原创 FPGA面试试题:用状态机实现识别某一段串行序列
利用状态机的思想，用verilog语言实现串行序列识别。这类题目的本质还是考察状态机的使用。会状态机，决解此类问题应该都是比较简单的，现通过下面例子详细解答。画出可以检测10010串的状态图,并verilog实现之。首先分析检测信号后存在几种状态s0:初始状态，检测输入。检测到1进入下一状态，否则一直处于当前状态。s1:目前状态为1，检测输入。检测到0进入下一状态，否则一直处于当前状态。s2:目前状态为10，检测输入。检测到0进入下一状态，否则回到s1。s3:目前状态为100，检测输入。检测到
2020-08-11 10:46:17
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原创 数字逻辑设计保持时间和建立时间的概念详解
建立时间：寄存器在时钟沿来临之前，输入数据必须在建立时间之前保持稳定。以上图两级寄存器为例，分析建立时间。时钟信号由于内部连线的原因，到达各个寄存器的时间不同，导致各个寄存器之间具有时间偏移量Tskew；第一级寄存器输入D1到输出Q1有个内部延时Tco；同样由于组合逻辑运算（图中未画出）和内部走线的原因，数据从第一级寄存器Q1穿到第二级寄存器的输入D2需要时间Tdalay。从以上分析可以得到数据从D1到达D2所花费的时间为Tarrive=Tco+Tdalay。需求时间为Trequire = Tclk+T
2020-08-10 17:28:40
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原创 FPGA面试自动售货机题目详解
FPGA面试自动售货机题目详解在FPGA面试过程中，经常会问到如何使用状态机设计一个自动售货机，以考验被面试人对状态机的了解。在百度百科上搜索状态机是以下解释显然，自动售货机需要对输入信号进行处理，得出输出，因此这类题使用的是第二类Mealy状态机。以下给出一个具体例子的决解方案。使用状态机设计一个自动卖报机，报纸价格为1.5元一份，能够接收5毛，1元钱，输出为一份报纸和找零。首先我们分析该题在输入后有以下几种状态s0：卖报机里面没有钱s1：卖报机里面有五毛钱 （输入只有一次，而且为五毛钱）
2020-08-10 11:45:06
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原创 基于FPGA的混沌系统实现
基于FPGA的混沌信号发生器系统介绍:由于模拟电路元器件的参数会受温度、老化等环境原因影响，而混沌系统又是对初始值极度敏感的系统，因此使用模拟电路实现混沌系统的效果非常有限。而数字电路不存在器件温度、老化问题，器件参数不会影响其结果，实现效果较模拟电路更加理想，故现阶段使用数字点路实现混沌系统成为主流。目前有两种实现方法，一种是基于欧拉算法、龙格库塔的离散算法编写底层硬件代码实现混沌系统，另外一...
2019-09-11 21:29:22
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空空如也
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