数字逻辑设计保持时间和建立时间的概念详解

最新推荐文章于 2024-07-13 22:43:32 发布

ic明

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分类专栏：知识概念文章标签： fpga verilog

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建立时间：寄存器在时钟沿来临之前，输入数据必须在建立时间之前保持稳定。

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以上图两级寄存器为例，分析建立时间。时钟信号由于内部连线的原因，到达各个寄存器的时间不同，导致各个寄存器之间的时钟具有时间偏移量Tskew；第一级寄存器输入D1到输出Q1有个内部延时Tco；同样由于组合逻辑运算（图中未画出）和内部走线的原因，数据从第一级寄存器输出Q1传到第二级寄存器的输入D2需要时间Tdelay。
从以上分析可以得到数据从D1到达D2所花费的时间为：Tarrive=Tco+Tdelay。
需求时间为：Trequire = Tclk+Tskew -Tsu。（Tsu为器件要求的建立时间）
只要满足Tarrive<=Trequire ，就可保证时序满足建立时间要求。建立时间余量为Tslack = Trequire-Tarrive，要求大于等于零。如果不能理解，可以分析以下时序分析的图，图解一目了然，可以很容易看出以上结果。
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根据公式，可以发现时序约束的一般情况下（器件固定），需求时间Trequire 一般变化不大，因此在做建立时间的时序约束的时候，一般都是降低到达时间Tarrive的组成部分Tdelay,一般通过添加寄存器，利用流水线的方式达到约束目的。

保持时间：寄存器在时钟沿来临之后，输入数据必须在保持时间之后变化。
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从上图可以看出，在出现保持时间不满足的情况，一般都是数据到达时间Tarrive=Tco+Tdelay变得很短，不能满足数据在需求时间Trequire = Tskwe+Th内保持稳定。因此要满足保持时间，必须有Tarrive>=Trequire。图中DaTa_D2上一个时钟沿的数据在需求时间内出现了变化，不能够满足reg2有效的读取该数据，不能满足保持时间。保持时间余量为Tslack = Tarrive-Trequire，要求大于等于零。一般FPGA内部不会出现保持时间不满足的情况，而异步控制的不同器件在进行数据交互时容易会出现保持时间不满足的情况。