柴郡领主-CSDN博客

原创 IC面试经验

乐鑫IC设计IC验证常见问题设计技术面试，根据项目来，会让你画系统框图，具体的性能指标1、建立时间、保持时间、亚稳态的出现与消除、传染性建立时间：触发器的时钟上升沿到来前，数据保持不变的时间保持时间：触发器的时钟上升沿到来后，数据保持不变的时间触发器的建立时间和保持时间在时钟沿上定义了一个窗口，如果触发器数据输入端口上的数据在这个窗口内发生变化，那么就产生了时序违例。此时触发器的晶体管不能可靠地设置为逻辑0或逻辑1，就是亚稳态。触发器输出保持亚稳态的时间是随机的，打两拍不一定能解决亚

2022-02-20 11:26:16 2057

原创 AXI4-Stream/AXI4-lite，SPI，I2C，AMBA标准接口

AXI4-Lite是AXI4接口的子集，专用于和元件内的控制寄存器进行通信（有地址）。此接口规模较小，对设计和验证方面的要求更少。AXI4-StreamStream，n.流（无地址）作为一个标准接口，用于连接希望交换数据的元件，将产生数据的主设备和一个接收数据的从设备相连。SPI...

2022-02-20 11:25:40 752

原创 TCL与STA静态时序分析----邸志雄课程

一、TCL语言1. TCL概述1.1 启动TCL1.2 置换1.2.1 变量置换1.2.2 命令置换1.2.3 反斜杠置换1.3 变量、数组和列表1.3.1 变量脚本语言的变量可以存储字符串，这是脚本语言的便利1.3.1 数组1.3.3 列表1）列表指令-concat（合并）2）列表指令-llength（返回元素个数）3）列表指令-lindex（返回第n个元素）4）列表指令-lappend（列表末尾加新元素）此处是将b当作了一个元素

2022-02-20 11:25:15 1697 2

原创 fifo位宽转换

FIFO位宽转换一、大转小（16bit输入，8bit输出）解决方案一：整个模块为顶层包含一个“16bit输入，16bit输出的异步fifo”，顶层输出为8bit，故读顶层两次，才读内部fifo一次，需要计数器；解决方案二：直接采用一个输入16bit，输出8bit的fifo；此章节采用方案一。1、顶层的信号列表：2、内部例化fifo3、顶层需要控制的4个信号3.1 写使能wrreqwrusedw指示已经写入了多少个数据。3.2 读使能rdreq此处“（）”为03.3 输出

2022-02-20 11:24:28 5433 31

原创华为机试2021答案

1、 fwrite和fwrite和fwrite和fdisplay的区别，fwrite写下一个数不会自动转行，可以加来转行，fwrite写下一个数不会自动转行，可以加来转行，fwrite写下一个数不会自动转行，可以加来转行，fdisplay则会自动转行。2、、3、反转少，省功耗4、一个4位有符号二进制整数，它的补码能够表示的最大数是+7，最小数为什么是-8，而原码是-7到7，反码也是-7到7。对于n位有符号数，补码数值表示范围为[- 2n-1,2n-1-1]，而且[-8]补 = 1000 B，

2022-02-20 11:24:11 855

原创验证通识学习（验证的方法与UVM）0603

验证的方法一、动态仿真二、静态检查1、语法检查2、语义检查在设计可行性上做深入检查语义检查范围：FSM状态跳转有问题（影响覆盖率），寄存器没有复位（产生X值）3、跨时钟域检查4、形式验证1）等价性检查（EC）：检查RTL模型与网表是否一致2）属性检查(PC)，也称模型检查三、虚拟模型四、硬件加速受仿真速度限制五、效能验证功耗优化（UPF/CPF）六、性能验证####################################################

2021-06-03 10:19:17 348

原创 IP使用与DDS、FIR配置

这个设计有6个主要步骤：1、在一个已有设计项目中，打开IP集成器设计画布；2、产生一个IP集成器的模块设计3、定制这个IP4、完成子系统设计5、产生IP输出产品6、最后例示这个IP倒这个设计中一、产生IP集成器模块设计在项目流程导航器 Flow Navigator 中，展开 IP Integrator, 单击Create Block Design，在弹出的对话框中输入模块名称 ...

2021-06-02 23:52:46 1059

qq_40800500的博客