Verilog
Dylan9696
这个作者很懒,什么都没留下…
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Verilog学习笔记
Verilog学习笔记2018年11月13日星期二功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入Verilog学习...原创 2019-04-26 00:53:11 · 1231 阅读 · 0 评论 -
Verilog实现循环左移右移
例1:实现循环右移;reg[7:0]shifter;always@(posedgeclk)beginshifter<= {shifter[0],shifter[7:1]};end解释:每一次时钟上升沿来都是把原来的最低位往最高位搬移一次。例2:实现循环左移;reg[7:0]shifter;always@(posedgeclk)beginshifter<...原创 2019-04-26 00:56:54 · 10015 阅读 · 0 评论 -
Verilog_HDL的基本语法
Verilog HDL的基本语法前言Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说,既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象...转载 2019-04-26 01:12:20 · 10867 阅读 · 0 评论 -
状态机和时序图
第一部分:状态机1、认识状态机对象:静态属性(Property)和动态行为(Event)(怎么感觉有点像程序里面面向对象的概念)。状态:是指在对象的生命周期中满足某些条件、执行某些活动或等待某些事件的条件(condition)或状况(situation)。状态机 图 通过对类 对象的生存周期建立模型 来描述对象随时间变化的动态行为,也可以用来描述用例、协作和方法的动态行为,它是展示状态与状...转载 2019-04-27 21:59:31 · 3925 阅读 · 0 评论