An 8-Bit 10-GS/s 16×Interpolation-Based Time-Domain ADC

An 8-Bit 10-GS/s 16×Interpolation-Based Time-Domain ADC With <1.5-ps Uncalibrated Quantization Steps

作者：Minglei Zhang, Yan Zhu, Chi-Hang Chan and Rui P. Martins
机构：Institute of Microelectronics, University of Macau, China
期刊：IEEE JOURNAL OF SOLID-STATE CIRCUITS（JSSC）
时间：2020

摘要

本文介绍了一种 8bit 时域模拟数字转换器(ADC)，它通过仅聚合四个时间交错通道来实现10 GS/s的速度。由于其小输入电容和基于子通道缓冲器的固有电压时间转换器(VTC)，在 18 GHz 输入频率下，它的信噪失真比(SNDR)从直流输入端下降不到3.0 dB。基于16倍时间插值的时间数字转换器(TDC)分两步进行解析，同时允许级间增益和量化步长不受制程、电源电压和温度(PVT)变化的校准影响。此外，通过时序扩展残余传递方案，亚稳态误差率被抑制到$<10^{-8}$。原型ADC采用65纳米CMOS工艺制造，在 10 GS/s 时，奈奎斯特输入信号下实现 40.1 dB 的SNDR，而 1.0 伏电源的功耗为 50.8 mW，Walden品质因数为 $61.5fJ$/转换步长。

关键词

模数转换器(ADC)，高速ADC，亚稳态，制程、电源电压和温度(PVT)鲁棒性，时间插值，时间残留，时域ADC、时间数字转换器(TDC)

一. 介绍

（高速ADC概述）运行速度超过 10GS/s 的中精度（6-8bit）ADC是电子测量设备和有线通信系统的关键模块。由于出色的能效，时间交错逐次逼近寄存器(SAR)ADC通常被视为首选；然而，由于串行转换速度较慢，通道数量庞大，会带来较大的输入电容，进而限制输入带宽。宽带输入缓冲器或分层采样器可以缓解这一问题，但代价是额外的噪声和功耗。闪存ADC具有高速转换特性，有助于最大限度地降低交错开销。然而，大量的比较器导致相当大的输入寄生电容和失调校准开销，限制了紧凑硅区域内可实现的分辨率和能效。尽管折叠和插值技术可以减少所需的比较器数量，但它们需要额外的校准工作，并且会影响转换速度。流水线模数转换器通过相对较快的转换提供足够的分辨率，但存在精确的级间增益和大量放大器带来的设计挑战。此外，所有这些电压域ADC都面临着电压摆幅裕量随着工艺不断缩小而降低的挑战。相反，得益于栅极延迟的降低，时域转换在未来的规模化制造工艺中显示出优势。

（时域ADC优势）将SAR ADC和时间数字转换器(TDC)相结合的混合ADC已经证明了它们诱人的能效。由于基于SAR ADC的前端架构的大输入电容，它们仍然面临时间交错的有限输入带宽。基于压控振荡器(VCO)的ADC提供了一种时域转换方法，但由于VCO的调谐范围，其转换线性度较低，速度有限。最近，由电压-时间转换器(VTC)和TDC组成的直接时域ADC通过减少时间量化步长，显示出良好的速度优势。时域ADC对时间交错架构也很友好，不仅因为它们的交错因子小，还因为它们的子通道输入电容小。上述特性使时间交错时域ADC易于获得高输入带宽，并具有诱人的面积效率。

（时域ADC劣势）时域ADC在高速情况下显示出优势，但由于时间量化步长之间的不匹配，当在 GS/s 上运行时，它通常呈现出6位的有限分辨率。更高的分辨率需要更多的时间量化步长，对于一定的转换速度，它需要有子门延迟的更精细的时间步长。游标和脉冲收缩TDCs都可以实现子门时间分辨率；然而，对于亚 $2ps$ 条件来说，校准其高度非线性的量化步长是必不可少的，这通常需要已知的输入条件和大的查找表，从而导致额外的设计复杂性。这种随工艺、电源电压和温度(PVT)而变化的时间步长也会产生增益校准，就像它们应用于多级架构一样。基于环形振荡器的TDCs具有信号前馈和插值功能，同样具有良好的时间步长，但功耗较高，同时仍需要对低于 $2ps$ 的时间步长进行校准。

（本文工作）这项工作通过以 2.5GS/s 运行的时域子通道ADC，将8bit 10GS/s ADC的交错因子降至4。首先，受益于时域前端采样特性，所提出的ADC支持高达 18 GHz 的输入频率。其次，基于16倍插值的两级TDC解决了8位分辨率，具有$<1.5ps$的未校准时间量化步长和由16倍插值因子定义的固有级间增益。时间插值架构还保证了两级TDC具有出色的PVT鲁棒性。第三，两级TDC中的亚稳态问题通过流水线时序的残余传输逻辑得到缓解，亚稳态误差率小于$10^{-8}$。采用这些技术，原型ADC在 18GHz 输入下实现了$>37.5dB$的信噪失真比(SNDR)。

（本文结构）本文组织如下。第二节说明了时间交错时域ADC架构。第三节介绍了基于16倍插值的TDC。第四节讨论亚稳态缓解的残余传输时序。第五节显示了关键模块的电路细节。第六节报告了测量结果。第七节总结了这项工作。

二. 时间交错的时域ADC架构

A. 时间交错架构考虑

现有技术表明，在FinFET和绝缘体上硅(SOI)技术中，8bit ADC以10GS/s的速度运行需要8–16个时间交错的SAR ADC通道，而在传统的平面CMOS工艺中甚至需要$＞16$个以上的通道。由于输入电容较大，在没有分层交错前端的情况下，时间交错SAR ADC的带宽有限。分层采样器提供了一种增强ADC带宽的解决方案，如图1(a)所示，其中16个通道分为四组，每组由专用电压缓冲器驱动。增加的缓冲器隔离了采样电容$C_s$和子SAR ADC的电容阵列$C_{S,SAR}$，从而提高了带宽，但增加了噪声和功耗。

利用TDC的高速特性，单个TDC可以实现高达四倍SAR ADC的转换速率，从而将交织通道的数量从16个减少到只有4个，如图1(b)所示。此外，VTC不仅提供电压-时间转换，还充当子通道宽带缓冲器，隔离采样网络和量化器，确保时域量化对采样功能没有影响。VTC还消耗动态功率，其基于反相器的输出级只需驱动TDC中几个负载较小的时间比较器，而图1(a)中的静态电压缓冲器则面临来自SAR ADC电容阵列和走线的重负载。这种差异保证了基于VTC的子信道缓冲器在高速场景下的高能效，同时仍然保持了分层采样架构的高带宽特性。

B. 两级时域ADC概述

尽管时间交错时域ADC有许多优势，但由于其复杂的转换机制，在时域设计一个高能效的8bit 2.5 GS/s子通道ADC并不是一项简单的任务。虽然在[32]中可以发现基于放电的VTC足以满足要求，但在转换速度和线性方面，TDC通常是瓶颈。对于占空比时钟为50%的N-bit差分时域ADC，其最大可实现转换速度由下式给出

其中$T_{LSB}$是最低有效位(LSB)时间分辨率。从(1)得，8bit 2.5-GS/s TDC要求1.5 ps的$T_{LSB}$，考虑到65nm CMOS工艺中$>10ps$的最小栅极延迟，这是一个具有挑战性的数字。

两级TDCs证明了一个节能的亚门时间分辨率，减少了延迟单元和时间比较器的数量；然而，需要一个时间放大器。时间放大器的额外延迟压缩了TDC转换周期，这使得它不适合高速场景。时间放大器的PVT敏感增益也需要额外的校准工作，带来了复杂性。在[25]中已经介绍了一种通过级联一个闪存TDC和一个游标TDC的两级TDC结构，省略了时间放大器，但是受到亚$2ps$ $T_{LSB}$的严重非线性时间步长的影响。

C. TDC整体架构

为了解决上述问题，本文提出了一种基于时间插值的两级TDC，其未校准的$T_{LSB}$为1.375 ps。图2(a)示出了8bit 2.5-GS/s时域ADC的框图，其由采样和保持块、基于VTC的子通道缓冲器和8-bit两级TDC组成。8-bit两级TDC包括一个4-bit差分闪存TDC，其中1-bit折叠作为粗略级，以及一个5-bit单端16倍基于插值的TDC，其中1-bit冗余作为精细级。时间残余传输逻辑连接两级，并基于粗略阶段的量化结果，将差分时间残余转换为$R_F$和$R_S$（$R_F$和$R_S$分别是快速和慢速时间残余）之间的单端时间差。两级之间的级间增益由精细级中的16倍插值因子定义，无需使用时间放大器，从而实现快速转换速率。16倍级间增益显示出PVT鲁棒性，因为两级中的单位延迟单元(22 ps)共享相同的拓扑。插值操作还允许时间量化步长免于校准，详见第三节。图2(a)中的温度计到二进制(T2B)编码器采用基于多路复用器的架构，而用于精细级的5-bit T2B编码器具有基于3-bit T2B编码器的分段拓扑，以缩短其输入数据的布局布线。

图2(a)中的采样保持模块采用具有交叉耦合补偿的自举开关，以实现高线性度。单端采样电容仅为45 fF，支持高输入频率，采样时间为100 ps，每通道2.5 GS/s，如图2(b)所示。采样后，全动态VTC通过一对电流源和交叉检测器将采样电压转换成时间差($S_P<0>$和$S_N<0>$，也是时间残余传输的输入)。然后，所产生的时间差由所呈现的时域中的8-bit 两级TDC量化。

三. 基于16倍时间插值的TDC

相位插值技术对于更精细的子门时间步长是有用的。然而，为了减小相位插值误差，对相位插值器输出压摆率的严格要求带来了高功耗。此外，当级联2倍相位插值器以实现大插值因子时，混合使用中的上升沿和下降沿插值会产生额外的插值误差，进而限制可实现的最大插值因子，尤其是对于亚$2ps$输出时间间隔。

A. 基于16倍插值的TDC架构

图3(a)显示了本工作中的16倍时间插值器，它具有四层架构和平衡的输入和输出负载，而边缘的相位插值器与相邻的16倍时间插值器共享。图3(a)中的所有相位插值器共享图3(b)中呈现的相同单元拓扑，这保证了良好的匹配性能。图3(b)中的2×相位内插器由两个并联的反相器(输入分别为$P_{I1}$和$P_{I2}$)组成，具有相同的尺寸用于内插目的，并有一个跟随的驱动器用于反相。因此，图3(a)中的所有插值都在上升沿进行，这提供了更好的一致性，从而允许更大数量的级联层。16倍时间插值将$20ps$的时间间隔($R_i$和$R_{i+1}$之间，$10\%–90\%$上升时间为$20ps$)划分出16个输出时间间隔，分辨率为$1.375ps$，输出上升时间(10%–90%)为10 ps，如图3 ( c )所示。从输入到输出的16倍增益由插值因子固有地实现，这也是图2中粗级和精级之间的级间增益的来源。图3( c )中的延迟是由四个级联相位插值器的延迟引起的。

图3(a)中的垂直级联提供了具有更精细时间分辨率的更多时间间隔，而水平级联产生更多时间间隔并保持当前时间分辨率，如图4所示。图4中的5-bit TDC级联了两个16倍时间插值器，对于5-bit量化具有32个输出时间间隔，量化范围由$22ps$延迟单元定义。在量化单元之前和之后都添加了伪延迟单元和插值器，以屏蔽终端效应，并且为了节省能量，只插入了部分伪插值器。为了图3( c )中延迟配目的和时间范围偏移，在图4中的$R_S$信号路径中插入了额外的延迟，然而由于5-bit插值TDC中的1-bit冗余，其精度相当宽松。

B. 插值误差建模和检验

与在游标TDC获得子门时间分辨率的“减”运算相比，内插TDC的“除”运算显示出更好的精度和制造缺陷下的鲁棒性。例如，在游标TDC中，对于$1.375ps$的时间分辨率，使用$23.375ps$的慢延迟和$22ps$的快延迟，应用于慢延迟和快延迟的$2\%$变化($\sigma$)会对$1.375ps$的时间步长产生$46.7\%$的变化($\sigma$)。另一方面，图4中$22ps$延迟单元的$2\%$变化($\sigma$)通过增加来自插值器的额外误差(在本工作中总共$<15\%$)被分成16个部分。图5示出了8-bit两级TDC的SNDR行为仿真，其中5位游标TDC或所提出的基于16倍插值的TDC作为精细级对比它们的单位延迟变化。图5中的x轴表示游标TDC慢时间步长和快时间步长的变化($\sigma$)；而在插值TDC时，它指的是16倍时间插值器输出时间步长的变化(σ)。对于插值TDC，研究了两种行为模型：一种是用统一的时间步长变化来反映单位相位插值器之间随机失配的影响；另一种是与不同层的输入时间间隔成比例的时间步长变化，以探索级联架构的插值误差的影响。模型化的8-bit TDC有一个4-bit闪存TDC作为粗略级，有$1\%$的one-sigma量化步长变化(符合晶体管仿真结果)。从图5可以看出，与游标TDC相比，提出的基于16倍插值的TDC大大降低了对精细级延迟单元的要求。在100次蒙特卡罗模拟中，采用50%的one-sigma精细级变化(至1.375 ps)和1%的one-sigma粗级变化(至22 ps)，所提出的8-bit两级TDC分别用统一的和与输入相关的变化模型实现了约43-dB和40-dB的平均信噪失真比。因此，16倍时间内插技术不仅省去了级间校准，还省去了复杂时间量化步长的校准。

由于逐层减少输入时间差，时间插值器面临插值误差，导致输出时间间隔不均匀。图6示出了在PVT变化下，图4中的5-bit插值TDC的仿真32时间量化步长的统计；LSB归一化插值误差标准偏差$(std(T_{D,Fine})/mean(T_{D,Fine}))$远低于8%，而图3(b)中的单位相位插值器具有相对稳健的插值误差性能。不同PVT条件下的时间量化步长$(mean(T_{D，Fine}))$也如图6所示。为了探索所提出的基于16×插值的TDC在不同时间分辨率下的可扩展性，图7示出了图4中5-bit TDC的归一化插值误差标准偏差，输入时间差为12至36 ps，输入上升时间为~20ps。当输入时间差小于$26ps$时，基于插值的TDC显示出恒定的插值误差百分比，而在大输入时间差下，插值误差的增加是由于输入时间间隔和上升时间之间的比率增加。另一方面，如图7所示，通过改变图3(b)中相位内插器驱动器的PMOS和NMOS尺寸比，可以显著地减少这种大的内插误差，这允许四层时间内插器结构与不同的输入时间范围兼容。

除了由级联层引起的上述插值误差之外，相位插值器的局部失配也引起时间步长的变化。图8示出了5-bit插值TDC中32个量化步长的100次迭代的蒙特卡罗结果，其中插值误差标准偏差为$14.3\%$，这完全在图5所示的设计要求之内。

四. 亚稳态误差降低的时间残余传输逻辑

尽管前向纠错机制可以放宽基于ADC的串行链路的原始误码率(BER)要求，但仍需要一个优于$10^{-4}$的原始系统误码率来增强信道性能。高速电压域ADC经常遭受电压比较器产生的亚稳态误差，从而在ADC的输出端造成较大误差，并降低基于ADC的串行链路的误码率性能。同样的约束也适用于高速时域ADC，来自于时间比较器处于亚稳态。两级时域ADC的亚稳态特性与流水线ADC具有相同的误差机制。粗略级以较大的幅度控制亚稳态误差性能，而设计良好的精细级由于闪存转换特性仅产生1 LSB的误差。为了减轻粗阶段亚稳态误差对时间残差产生的影响，本文采用了一种时序扩展的残差传递方案。

图9示出了在粗略级和精细级TDCs中使用的时间比较器拓扑；基于锁存型读出放大器的架构将其延迟时间$t_{latency}$与输入时间$t_{in}$的比较表示为

其中$t_0$是初始放电阶段的延迟，${\tau }_{latch}$是再生锁存器的时间常数。根据(2)，较小的输入时间要求粗级时间比较器花费较长时间才能做出正确的决定。因此，它要求时间比较器有较长的可用决策时间来实现低亚稳态误差率；然而，时间量化步长$(T_{D,Coarse=22ps})$限制了粗级TDC的可用时间，而粗级TDC是本设计中的主力。

为了增加粗级时间比较器的最大可用时间，图10给出了一种扩展的时序逻辑的时间余量转移方案。剩余转移单元包括一对用于差分时间余量生成的时间剩余折叠和减法逻辑，以及一对用于将上述差分时间余量转换为单端的动态或门，以在精细阶段拟合随后的基于单端插值的TDC。时间折叠和减法逻辑的示意图如图11(a)所示；基于来自粗略级的量化结果($T_P/T_N/T{B}_P/T{B}_N$)，通过选择器和具有共射共基开关的时间乘法器来选择相应的上升沿，以形成余量时间差。在这个过程中，选择器输出被移动一个粗级时间量化步长$T_{D,Coarse}$并且额外延迟单元$T_{D,Meta}$(~65ps)被嵌入在时间减法信号路径中，如图11(b)所示。通过采用这些时序扩展单元，粗级时间比较器的最大可用时间从不到22$ps$增加到超过100$ps$，从而降低了粗级的亚稳态误差率。


另一方面，除了图10(b)中的100-ps采样时间之外，2.5-GS/s子信道时域ADC只有300-ps的时间用于VTC转换、粗略和精细TDC的量化以及时间残余转移，这很难为粗略级时间比较器分配如此长的判定周期(> 100 ps)。因此，流水线定时以2.5GS/s的速度引入，以克服这种限制。在图10(b)中，时间折叠和减法的全局复位从${\Phi }_S$重新定时至${\Phi }_T$，以获得额外的接近200 ps的周期来分配图11(a)中的扩展定时单元，同时$R_{FP}/R_{FN}$和$R_{SP}/R_{SN}$(差分输出残余)的上升沿可以扩展到${\Phi }_T$的下降沿。之后， 图10(a)中的单端时间发生器的复位时钟从${\Phi }_T$移位到${\Phi }_{T_D}$，有100 ps的额外周期，以将$R_F$和$R_S$的下降沿扩展到${\Phi }_{T_D}$的下降沿，这确保了精细级TDC中的低亚稳态误差率，同时保证了5位T2B编码器具有> 120-ps的转换裕量而没有亚稳态。

在图11(a)中，时间折叠由1位折叠的粗级TDC的最高有效位(MSB)控制，时间剩余输出$t_{res}$与具有1位折叠特征的时间输入$t_{in}$的关系在图11©中示出，表达式为

其中$B_{Coarse}$是粗级TDC的十进制输出，$T_{offset}$是时间折叠和减法运算中出现的偏移时间，它完全在精级TDC设计的1位冗余范围内，最终与数字域中的多通道偏移一起移除。

五. 关键模块的实现

A. VTC

图2中的VTC不仅用作采样和量化隔离的子通道缓冲器，还将电压信号($V_P/V_N$)转换为其随后TDC的时间输入($S_P<0>/S_N<0>$)。图12中基于放电的VTC建立了电压和时间域之间的接口，该接口由电流支路和交叉检测器组成。ADC输入信号采样后，VTC在${\Phi }_C$的上升沿开始转换；一旦$V_p$和$V_n$处的下降电压越过交叉检测器的阈值电压$V_{DET}$，就产生输出时间差。之后，关闭交叉检测器的电源，使VTC具有完全动态的功耗特性。

具有线性放电特征的伪差分架构保证了图12中的VTC的高线性V-T转换，而其在PVT变化下的总谐波失真(THD)性能如图13所示。

VTC的满量程输入电压摆幅为$900m{V}_{pp,diff}$(也是ADC的满量程输入摆幅)，输入共模电压为750 mV，在典型转折频率、1.0V电源和27℃下，最大输出时间差为±176 ps。

B. 多相位时钟生成

为了支持高输入信号频率，时间交错ADC需要一个低抖动时钟分配网络。图14(a)显示了4×交错时域ADC的四相时钟产生。5-GHz差分输入时钟除以2；之后，通过一个AND门，分频器输出(P2_1/2/3/4)用于通过与门选择低抖动5 GHz差分时钟(P1_1/2)，产生四个不重叠的输出时钟，以25%占空比，2.5 GS/s的速率运行。直接选择延迟路径最短的输入时钟可以保证输出时钟的低抖动性能。图14中的多相时钟产生的模拟采样时钟抖动连同图2中子通道ADC的时钟分布网络显示了小于30 fs的标准偏差。通道之间的时序偏差通过[41]中的片内调谐单元作用采样边沿方法进行校正。

C. 时间比较器

图9示出了用于粗略和精细阶段中的1位折叠和量化的时间比较器。基于锁存器型读出放大器的架构提供了出色的对称性。不同的晶体管尺寸适用于不同的阶段，以消除校准，同时保持能效。1位折叠、粗级量化和细级量化的时间比较器的模拟偏移标准偏差分别为115、257和190 fs。

D. 噪声功率击穿

表1显示了10-GS/s时域ADC在满量程和奈奎斯特输入下的噪声功率击穿，包括初始插值误差。RMS抖动格式是指8位TDC的±176-ps最大输入时间差。VTC贡献的噪声最多，因为它直接出现在ADC输入端。该ADC的折合到输入端的总噪声为3.305 $\mu V^2$，信噪比为44.9dB。

六. 测量结果

原型8位10-GS/s时域ADC采用1P9M 65nm CMOS工艺制造。图15显示了有效面积为0.095 $m{m}^2$的芯片显微照片。芯片通过< 0.5mm的关键焊线焊接在印刷电路板上。本工作采用高速ADC测量策略，并配有输入幅度和相位监控器。该ADC具有1.0 V电源，不同模块具有独立的电源域，并具有大去耦电容，可通过电源走线降低电源纹波和模块间串扰。对于最关键的在所有模块共享相同电源走线、1-nH焊线和200 pF去耦电容的情况下，仿真结果显示，8位ADC在低频和奈奎斯特输入的SNDRs分别为48.9和45.6dB，不包括噪声和随机量化失配。

应用一次性前景校准来消除VTCs的偏移，以获得更好的动态范围性能。不同通道之间的增益、剩余失调和时间偏斜与残余传输失调一起在背景中消除，同时偶尔启用校准以跟踪环境温度和电源电压的缓慢漂移。得益于基于16倍插值的两级架构，无需进行与时间量化步长和级间增益相关的校准。

图16示出了集合信道的测量的微分非线性(DNL)和积分非线性(INL)性能；8位ADC显示DNL和INL误差分别在-0.69/+0.58和-1.02/+1.25 LSB范围内。图17显示了具有奈奎斯特和超奈奎斯特输入频率的ADC的8192点输出频谱。10-GS/s ADC在奈奎斯特输入下显示40.1dB的SNDR和52.8dB的无杂散动态范围(SFDR)，而在18.1GHz输入下保持37.6dB的SNDR和46.7dB的SFDR，受益于时域时间交错前端架构。$2f_{in}–f_s/2$处的杂散是由其中一个通道中相对较高的二次谐波失真引起的。图18示出了在10GS/s的不同输入频率采样下测量的ADC的SNDR和SFDR；与0.13GHz输入下的40.5dB SNDR相比，18.1GHz输入下的SNDR下降小于3dB。在图19中，时域ADC支持12GS/s的最大转换速度，相当于每个通道3GS/s，速度裕量反向用于PVT性能验证。



测量的PVT稳健性如图20所示；当设置为公共输出摆幅时，两个经过验证的芯片在-55℃至125℃范围内的SNDR变化分别＜0.5dB和＜0.6dB且当设置为公共输出摆幅时分别有±5%电源变化。在较高温度和较低电源下的较好性能是由于在这些条件下较大的时间量化步长。VTC输出时间范围和TDC时间步长贡献了时域量化之外的增益，由于共同的放电特征，该增益可以彼此跟踪；然而，不完全是由于高速优化这项工作中的设计。施加到图20中测量的ADC的输入信号功率在-55℃至125℃范围内的变化小于1.1dB，电源变化为±5%时的变化＜0.9dB。

图12中的VTC具有有限的输入共模电压范围；高共模电压带来长的VTC转换时间，而低共模电压带来低的VTC线性度。图21显示了ADCs测量的SNDR和SFDR与输入共模电压的关系，其中SNDR变化＜1.2dB，输入共模电压范围为0.7至0.8V。

图22显示了用[39]中的方法测得的单通道时域ADC的亚稳态误差率。样本总数∽67亿受极长的采集时间限制。考虑到终端和量化噪声以及DNL误差，测量曲线与具有42dB SNDR的行为模型化误差函数曲线非常匹配。被测量的曲线显示误差率转折< $10^{-8}$，得益于亚稳态降低的残余传输逻辑。

10-GS/s ADC在1.0V电源下的功耗为50.8 mW，其中12%来自多相时钟产生，14%来自ADC前端，包括采样保持模块和VTC，30%来自粗TDC和残余传输逻辑(它们之间的估计比率为0.58:0.42)，44%来自< 1.5 ps量化步长的精细TDC。为了进行比较，一对时钟接收器(4.9 mW)和输出数据组合/抽取的功耗被排除在外。

表2总结了提出的时域ADC的性能，并与其他先进的时间交错ADC进行了比较。所提出的ADC将时域ADC的分辨率提高到8位，具有< 1.5 ps的未校准量化步长。与时间交错的SAR ADC相比，这种方法在目标速度下使用更少的通道数，并且比分层采样器的设计节省了相当多的功率。这项工作中的时域ADC实现了与闪存ADC相当的子通道转换速度，但分辨率更高，输入电容更小。该ADC在奈奎斯特频率和超奈奎斯特频率输入下均表现出出色的SNDR和SFDR性能，Walden品质因数(FoM)为61.5 fJ/转换步长，Schreier FoM为150.0dB。

七. 结论

本文介绍了一种8-bit 10-GS/s时域ADC的设计，它只有四个交错通道和＜1.5 ps的未校准量化步长。时域交错式ADC前端架构支持高达18 GHz的输入频率，具有出色的能效。基于16倍基于插值的两级TDC实现了8-bit PVT鲁棒性量化，同时避免了级间增益和时间量化步长的校准。亚稳态误差率通过延长时序的残余传输逻辑降低至< $10^{-8}$。原型时域ADC在奈奎斯特输入和18 GHz输入下分别实现40.1-和37.6-dB SNDRs，产生61.5 fJ/转换步长Walden FoM。