A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC

A 28-nm 10-b 2.2-GS/s 18.2-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC With On-Chip Background Skew Calibration

作者：Dong-Jin Chang, Michael Choi and Seung-Tak Ryu
机构：School of Electrical Engineering, Korea Advanced Institute of Science and Technology, South Korea
期刊：IEEE JOURNAL OF SOLID-STATE CIRCUITS (JSSC)
时间：2021

摘要

本文提出了一种基于相对素数的时间交织(RP TI)子量程逐次逼近寄存器(SAR)模数转换器(ADC)，该转换器具有片内背景偏斜校准功能。提出的校准将每个精细ADC(F-ADC)的采样时间与作为参考ADC的特定粗略ADC(C-ADC)的采样时间对齐。为了避免来自参考ADC的不需要的校准音，C-ADC也是时间交错的，以使所有样本经历相同的反冲。通过以相对素数关系设置C-ADC和F-ADC的时间交错通道的数量，每个C-ADC可以由每个F-ADC均匀共享；因此，交错的子ADCs之间的时序偏移是通过将每个F-ADC的采样沿调整到作为参考ADC的特定C-ADC来校准的。以28-nm CMOS为原型，实现了一个18通道TI 10-bit 2.2-GS/s SAR ADC。由于提出了片内背景偏斜校准，偏斜导致的峰值音调从-40 dB降至-63 dB，降低了23 dB，相当于奈奎斯特输入附近的残余偏斜从1.6 ps降至113 fs。因此，原型ADC的无杂散动态范围(SFDR)超过52.8 dB，信噪失真比(SNDR)超过44.9 dB，功耗为18.2-mW，Walden品质因数(FoM)为57.8 fJ/转换步长。

关键词

模数转换器(ADC)、数字背景校准、子量程架构、时间交错(TI) ADC、时序偏斜失配

一. 介绍

在新兴通信系统中，由于信号带宽变宽，模数转换器(ADC)需要比以往更高的转换速率。随着ADCs的转换速度必须高于GHz，时间交错架构变得至关重要。此外，由于现代CMOS工艺的发展，具有数字友好结构的逐次逼近寄存器(SAR)型ADCs显示出优异的功率效率。

因此，许多最先进的时间交错(TI)ADCs都将SAR ADCs用于具有良好功率效率的子通道。然而，在TI ADCs中，通道间的不匹配，如增益、失调和采样时间，会严重降低性能。增益和失调不匹配相对容易检测，因为它们的功率与输入频率和转换速率无关。然而，随着输入频率的提高，采样时间偏斜所导致的误差功率也越来越大，时序偏斜已成为TI ADCs中的一个主要问题。因此，已有许多解决时序偏斜问题的校准方案。

采样时序偏斜校准方案可根据检测方法进行分类：模拟域检测和数字域检测。模拟域校准通常需要专用输入信号，如时钟或已知正弦输入信号。然而，模拟域校准不能反映芯片上出现的所有失配情况，例如子通道之间的信号/时钟路由失配。相反，数字域校准可以包括所有的时序偏差，但它有巨大的计算负担。

与其他数字域检测算法不同，[16]中介绍的算法利用参考ADC ($AD{C}_{REF}$)和子通道之间的1-bit码差极性，无需任何特殊输入或大量数字计算即可检测数字域中的时序偏斜误差。[16]的思想如图1所示。实现了单个低分辨率$AD{C}_{REF}$。为了将所有子通道与$AD{C}_{REF}$进行比较，$AD{C}_{REF}$的转换频率设置为$F_s/(kn+1)$，其中$F_S$是TI ADC的采样频率，n是子通道的数量，k可以是任何整数。然而，由于该单个$AD{C}_{REF}$涉及频率为$F_s/(kn+1)$的信号采样，输入网络受到相同频率的$e_{REF}$干扰，产生参考ADC杂散，如图1(a)和1(b)所示。虽然这些参考ADC杂散可以通过虚拟时序参考技术[即图1(a)$T_{REF}$]来缓解，但保证尽管工艺-电压-温度(PVT)变化，$AD{C}_{REF}$采样时间的延迟始终大于子通道之间的采样时间偏斜将是相当大的设计负担。$AD{C}_{REF}$采样频率的随机化可以将杂散从$AD{C}_{REF}$中扩散至噪声，但杂散的功率仍然存在。相反，如果$AD{C}_{REF}$的采样频率与整个TI ADC的采样频率相同，则每个样本的采样网络都是相同的，理想情况下，整个TI ADC不会受到参考ADC杂散的影响。然而，由于硬件负担增加，以几GHz的速率实现高速$AD{C}_{REF}$采样并不容易。尽管使用闪存ADC是一种很好的方法，但根据[15]，其线性度要求相当严格；因此，需要一个具有更好线性度的高速$AD{C}_{REF}$。

考虑到上述问题，在本文中，一个TI SAR ADC取代了以前的工作中单通道高速$AD{C}_{REF}$。$AD{C}_{REF}$的一个有趣设计点是，它不仅是专用硬件，也是子通道ADCs某些部分的组合。每个子通道ADC采用子范围架构实现，该架构由两个SAR ADC组成，一个是粗ADC(C-ADC)，一个是精ADC(F-ADC)。更具体地说，在这项工作中，提出了一种基于相对素数的TI (RP TI) 子范围SAR ADC，其中C-ADC和F-ADC的时间交错通道的数量是相对素数关系，如图2所示。虽然[14]已经使用了相对素数的概念，但从理论上讲，这一工作大大减轻了用低分辨率C-ADCs实现时序参考的硬件负担。此外，众所周知，单个多级ADC中的C-ADC和F-ADC之间的时序偏斜可以通过简单地检查超范围来检测。凭借RP TI子范围的优势，每个C-ADC可以被每个F-ADC平均共享；因此，交错的子ADCs之间的时序偏斜通过将每个F-ADC的采样沿调整到确定的C-ADC的采样沿来校准，有效地用作时序参考。因此，TI ADC中的偏斜问题变得像单个子范围ADC中的粗-精偏斜校准一样简单。一个18通道TI 10-bit 2.2-GS/s SAR ADC原型被制造并测试以验证所提出的校准方案。

本文的其余部分组织如下。第二节介绍了基于子范围架构的采样时序偏斜校准方案。第三节解释了原型ADC的电路实现。第四节介绍了测量结果，并总结了原型ADC与其他最先进的工作相比的性能。最后，第五部分对文章进行了总结。

二. 提议的样本时序偏差校准

A. 相对素数时间交错架构

虽然闪存ADC可以通过使TI ADC中子ADC的每个样本经历相同的输入反冲来避免$AD{C}_{REF}$音调，但提出的校准需要大量计算才能获得统计值。尽管简单的基于1-bit符号等式的校准算法可以应用于闪存ADC，但考虑到比较器阵列中的失调限制产生较差的线性度，闪存ADC不是一个好的选择。

考虑到在TI架构中$AD{C}_{REF}$作为子ADC同时采样输入并将采样输入转换为低分辨率的数字输出，子范围架构中的C-ADC有可能作为$AD{C}_{REF}$工作，因为它们实现相同的功能。如今，SAR ADCs通常被用作C-ADCs，因为它们在现代CMOS工艺中具有出色的功率效率和紧凑性。此外，由于SAR ADCs不仅表现出出色的线性度，而且具有竞争性的转换速度，因此对于这种设计，我们选择了SAR-SAR子范围架构，并将这种C-ADC也用作$AD{C}_{REF}$。

为了使每一个输入信号不仅能被F-ADC采样，还能被$AD{C}_{REF}$(如C-ADC)采样以产生同样的反冲效应，我们设计了具有TI结构的C-ADC。在许多通道的C-ADCs中，只有一个通道C-ADC被选为$AD{C}_{REF}$。

另一个主要的设计要点是如何使所有的F-ADCs用一个特殊的C-ADC作为$AD{C}_{REF}$采样。这也是为什么在许多先前的TI ADCs中，$AD{C}_{REF}$的采样频率设置为$F_s/(kn+1)$，如前所述。为了在应用这种设计策略时利用TI ADC形式的$AD{C}_{REF}$，$AD{C}_{REF}$的通道数将变为$kn+1$。更一般地说，这样的设计是可能的，因为$kn\pm 1$与n是相对素数的关系。例如，当主TI ADC的子通道数为8时，$TIAD{C}_{REF}$的子通道数不需要为7或9。可以是1，3，5，7，9，11等等。此外，如果低分辨率C-ADCs作为$AD{C}_{REF}$工作，我们可以减少TI $AD{C}_{REF}$的通道数量，因为它的转换速度快。

图3示出了基于所提出的设计策略的建议的18通道10-b RP TI SAR ADC架构，其中基于相对素数关系减少了$TIAD{C}_{REF}$的通道数量。与传统C-ADC专用于F-ADC的SAR-SAR子范围架构不同，所提出的设计由TI粗SAR ADCs组成，被每个TI细SAR ADC共享。一对选定的C-ADC和F-ADC同时对输入进行采样，C-ADC确定2.5-bit MSBs并将其传输到F-ADC。请注意，C-ADC的2.5-bit分辨率是通过考虑小采样电容以实现低反冲和足够的冗余来覆盖C-ADC和F-ADC之间的任何不匹配来确定的。然后，F-ADC转换剩余的7.5位，包括冗余。由于C-ADCs的转换速度快，可以使用的C-ADCs的数量比F-ADCs少得多。通过选择与18成相对素数关系的5个C-ADC，所有C-ADCs依次由所有F-ADCs平均共享。

如时序图所示，在$C-AD{C}_1$用$F-AD{C}_1$的相同输入完成转换后，$F-AD{C}_1$仍在转换中，$C-AD{C}_1$用$F-AD{C}_6$采样其下一个输入。请注意，当$C-AD{C}_1$处于转换状态时，$C-AD{C}_{2-5}$与$F-AD{C}_{2-5}$一起依次进行采样和转换。90个样本后，每个C-ADC都满足了每个F-ADC一次。因此，可以将每个F-ADC的采样时间($T_{Fk}$)调整为一个特定C-ADC的采样时间，该采样时间可以作为时序参考(本设计中为$C-AD{C}_1$ ($T_{C1}$))。每当每个$F-AD{C}_k$与$C-AD{C}_1$一起采样时，$F-AD{C}_k$的所有采样时刻$T_{Fk}$都与$T_{C1}$进行比较。它们之间的偏斜根据基于1-b符号的算法进行校准($CAL[n]$)，如时序图所示，该算法类似于[6]。请注意，在第一个校准阶段，$CAL[1]$，$C-AD{C}_1$遇到$F-AD{C}_1$，下一个校准阶段，$CAL[2]$，发生在$C-AD{C}_1$遇到$F-AD{C}_6$时。一旦$C-AD{C}_1$满足每个F-ADC，并且$F-AD{C}_{14}$是$CAL[18]$中的最后一个，校准阶段返回到$CAL[1]$。因此，在不使用专用$AD{C}_{REF}$的情况下，TI通道中的时序偏斜问题会收敛到$C-AD{C}_1$和$F-ADCs$之间的偏斜校准。请注意，其他$C-ADCs$和$C-AD{C}_1$之间的偏斜由$F-ADCs$的超范围覆盖。

B. 基于位比较的时序偏斜校准

基于上一节提出的相对素数TI架构，所有F-ADCs的采样时间都与作为时序参考的特定C-ADC的采样时间对齐。在这一节中，我们提出了C-ADC和F-ADC之间的时序偏斜校准算法。

由于[16]的算法，校准时$AD{C}_{REF}$和每个$F-ADC$之间的时序偏斜方向可以通过简单的1-bit异或运算找到，使用输入斜率的符号以及$AD{C}_{REF}$和每个$F-ADC$采样的两个值之间的差值的符号。与需要数字域减法的[16]不同，所提出的校准利用特定的C-ADC(即$C-AD{C}_1$)作为$AD{C}_{REF}$，两个采样值之差的符号可以通过F-ADC转换中使用的冗余符号直接找到。

为了清楚地检测是否利用了冗余，本文提出了一种基于位比较的时序偏斜校准。图4显示了如何从两个同时采样的输入中检测到$C-AD{C}_1$和$F-AD{C}_1$之间的时序偏斜($T_{SK}$)。图4(a)和4(b)分别显示了针对不同极性的输入斜率的DAC瞬态波形，$V_{DAC}{|}_C$对应于C-ADC以及$V_{DAC}{|}_F$对应于F-ADC。对于这两种情况，注意F-ADC的采样时间$T_{F1}$比C-ADC的采样时间$T_{C1}$早。因为$C-AD{C}_1$的LSB+1，$D_C[1]$，为1且$C-AD{C}_1$的LSB，$D_C[0]$，为0，我们知道$C-AD{C}_1$的采样输入范围，$V_{C1}$对于所示示例在[+1，+3]内(图4中用灰点填充)。如图所示，由于$P{h}_F[8]$的冗余决策阶段，其中$D_F[8]$的权重与$D_C[0]$的权重相同，是$D_C[1]$的一半，$V_{DAC}{|}_F$在$P{h}_F[7]$的末端应该位于上边界(+3)或下边界(+1)。所以，如果一切都是理想的话，$D_F[7]$应该和$D_F[8]$相反。也就是说，当$V_{C1}$和$V_{F1}$之间没有差异(没有偏斜误差)时，$D_F[8]\times D_F[7]<0$的关系应该成立。如果出现$D_F[8]\times D_F[7]>0$违反了这种关系，则$V_{F1}$和$V_{C1}$之间一定存在差异($V_{C1}-V_{F1}=\Delta V_{SK}$)，并且将利用冗余造成的超范围。如果我们认为这种差异仅由偏斜误差引起，我们可以将$D_F[7]$视为$AD{C}_{REF}$和F-ADC之间采样电压差异的符号(符号($\Delta V_{SK}$))，从而无需从[16]中进行数字减法。表1显示了对于给定的输入斜率极性($d{V}_{in}/dt$)和$\Delta V_{SK}$极性，检测到的偏斜极性($T_{SK}$)和偏斜校正方向($CTRL\_T_{SK}$)。如表1所示，$T_{SK}$和 $CTRL\_T_{SK}$可以表示为(1)和(2)。请注意，⊕表示异或运算，$Slope$和$D_F[7]$分别表示输入斜率的符号和符号($\Delta V_{SK}$)。

只要每个$F-ADC$遇见$C-AD{C}_1$，就会进行偏斜校准；因此，每个子通道都可以进行偏斜校准。最终，通过所提出的算法，所有$F-ADCs$的采样时间($T_{Fk}$)都与$T_{C1}$对齐。

三. 电路实现

A. MSB传输的总线技术

为了通过第二节中介绍的工作原理校准所有的F-ADCs，每个C-ADC都应该能够根据图3所示的时序图将其数据($D_C[2:0]$)正确地传输到每个F-ADCs。为此，从五个C-ADCs到十八个F-ADCs的数据传输可能需要复杂的线路连接(即3 × 5 × 18 = 270条线路)，这在实际设计中很难实现。在这项工作中，$D_C$总线($BU{S}_{DC}$)是利用三态缓冲器设计的，如图5(a)所示，这避免了C-ADCs和F-ADCs之间复杂的互连。由于这些三态缓冲器，在C-ADCs和F-ADCs之间只需要三线连接。

这种总线控制的另一个设计挑战是如何识别哪个F-ADC应该处于校准阶段。例如，如图3所示，$F-AD{C}_1$当前处于校准阶段(CAL[1])，$F-AD{C}_6$应该处于下一个校准阶段(CAL[2])。虽然F-ADCs在校准阶段的顺序已经确定，但它可能需要复杂的数字电路，例如用于实际实现的查找表。在这种设计中，为了识别哪个F-ADC应该处于校准阶段(CAL)，$C-AD{C}_1$产生一个标志信号($Fla{g}_C$)，以消除复杂调度的需要。所有的F-ADCs一旦在$Cap{t}_k$上升沿，从C-ADCs捕捉到$D_C[2:0]$时，它们会感应$Fla{g}_C$如果它们感应到$Fla{g}_F=1$[图5(a)中$Fla{g}_F$]，表示对应的F-ADC正在与$C-AD{C}_1$一起工作；因此，F-ADC进入偏斜校准阶段。例如，当从图5(b)的时序图中的$C-AD{C}_1$(记为$D_{C1}$)捕获$F-AD{C}_1$的$D_C[2:0]$时，$F-AD{C}_1$($Fla{g}_{F1}$)捕获的$Fla{g}_C$为高；因此，在正常转换过程中，$F-AD{C}_1$的偏斜校准使能。这一特定阶段在图3中记为CAL[1]。请注意，当$D_C[2:0]$从其他C-ADCs(即$D_{C2-5}$)传输时，$Fla{g}_C$为低电平。$Fla{g}_{F2-5}$低；因此，$F-AD{C}_{2-5}$的偏斜校准器未启用。

由于$Fla{g}_F$和简单的1-bit XNOR偏斜补偿，偏斜计算器只需几个门即可实现，与以前的数字校准引擎不同。此外，偏斜校准的功耗因为偏斜校准引擎仅在$D_F[8]\times D_F[7]>0$时启用被大幅度的减小。

如图5(a)中偏斜校准器的详细电路所示，偏斜校正数据通过两个up/dn计数器进行更新，如[16]所示。7-bit up/down计数器用作抗噪累加器。如果该计数器的数据达到最大值，且$CTRL\_T_{S}K=1$，则随后的10-bit up/dn计数器更新+1。如果计数器的数据达到最小值且$CTRL\_T_{S}K=0$，则10-bit up/dn计数器更新-1。这种向上/向下计数实现了偏斜校准的最小均方(LMS)误差算法:

其中$\Delta t$是偏斜，$\mu$是延迟线的补偿步长。这里，$e$是我们希望最小化的误差，在实现中用$D_F[7]$表示。由于简单的sign-sign LMS算法[利用输入导数的符号(斜率)和$AD{C}_{REF}$的误差符号($D_F[7]$)，偏斜校准器可以用几个门来实现。

收敛时间将与C-ADC的分辨率成反比，因为错误检测的机会随着C-ADC的决策阈值数量的增加而增加。然而，考虑到这项工作的主要动机是减少反冲，选择了2.5-bit C-ADCs。

偏斜通过一个压控延迟线(VCDL)进行补偿，由一个10-b电阻数模转换器(RDAC)控制，该转换器将偏斜校正数据作为其输入。考虑到100 fs的目标偏斜，VCDL的步长被设计为大约40 fs，并且由10-bit R-DAC进行的延迟控制的整个范围大约为6 ps，如图5©所示。最大延迟的最坏情况抖动估计为80 fs，与奈奎斯特输入下50-dB信噪失真比(SNDR)的目标抖动500 fs相比相当低。

B. C-ADCs和F-ADCs

C-ADC和F-ADC的详细原理图如图6(a)所示。对于快速转换，根据[24]、[25]中的算法，非二进制结构的电容数模转换器(CDAC)用于C-ADC和F-ADC，对于紧凑设计，应用单调开关技术。请注意，根据第二节-B中介绍的建议偏斜检测原理的所需电容权重，$D_C[0]$的电容值设置为与$D_F[8]$相同的值，32C，而$D_C[1]$的电容值在F-ADC中为64C。

为了避免TI ADC子通道间的增益误差，采用了底板采样。双尾比较器用于C-ADC和F-ADC。每个F-ADC的失调以后台方式校准，为此，应用[28]中的技术来减少积分电容。由于C-ADC和F-ADC之间的冗余降低了失调设计要求，因此每个C-ADC的失调以前景方式用RDAC进行校准。如图6(b)所示，由于底板采样和偏移校准(OS)，在F-ADC转换中增加了两个额外的时钟周期。此外，为MSB传输增加了一个时钟周期。

图7显示了详细的顶部布局图，以显示设计考虑。为了布局的对称性，五个通道的C-ADCs以$C-AD{C}_1$为中心对称实现，两个九通道的F-ADCs相对于垂直输入线对称实现。此外，虚拟图案被放置在边界处。

为了减少F-ADCs之间的偏斜，为它们实现了时钟树(图中的红线)。为了保持F-ADCs尽可能相互靠近以实现良好的匹配，并使输入路由尽可能短，使用了具有最厚金属之一的直线输入路由，而不是输入树结构(黑线)。虽然由时钟和输入路径中的路由失配引起的偏斜可以通过参考$C-AD{C}_1$的偏斜校准算法来校准，但是这些放置和路由努力可以减小所需的VCDL全范围。

3-bit MSBs传输的路由也经过精心设计，具有最小长度，以最小化延迟(蓝线)。为了防止开关噪声从MSB跃迁耦合到输入路径，使用了相对较低的金属层，3-bit MSB的最小宽度。10-bit F-ADCs的输出数据通过三态缓冲器(如3-bit MSB)进行多路复用，以减少路由线(绿线)的数量。

四. 测量结果

原型10-b ADC采用28nm CMOS工艺制造，其有效面积为0.18$m{m}^2$，包括完全片内背景偏斜(包括失调)校准引擎，如图8所示。C-ADC和F-ADC的每个单位电容的值分别设置为1 fF和0.5 fF。由于结构简单，每个通道中可以嵌入一个具有10-b RDAC的偏斜校准器。偏斜校准器的大部分区域被计数器占据[见图5(a)]。输入斜率计算器(10-b数字减法器)位于F-ADC阵列右下角的抽取(Deci)模块中。

图9(a)示出了在校准后以2.2-GS/s转换速率和50-MHz输入测量的TI ADC的FFT结果，图9(b)示出了微分非线性(DNL)和积分非线性(INL)。由于偏移校准，无杂散动态范围(SFDR)从44.8提高到59.6 dB。请注意，由于输入反冲小且匹配良好，C-ADCs产生的单音、$f_S/5$和$2f_S/5$的失调单音以及$f_S/5\pm f_{in}$和$2f_S/5\pm f_{in}$的增益单音均低于67 dB。DNL峰值为0.75 LSB，INL峰值为-1.84 LSB。由于图9(a)中所示的性能是低频输入，因此时序偏差不会影响它。

图10显示了在1.0-GHz输入下，在2.2-GS/s转换速率下测得的动态性能。由于背景失调校准，失调不匹配的音调从-42 dB降至-58.2 dB。当偏斜校准使能时，偏斜导致的峰值音调降低23 dB，从-40 dB降至-63 dB。这相当于残余偏斜从1.6 ps降至113 fs。还值得注意的是，在高输入频率下，来自C-ADCs的音调仍然可以忽略不计。

SFDR被二次谐波限制在52.6 dB。如图10所示，50-MHz输入下的SNDR为48.1 dB，而1-GHz输入下的SNDR降低了3.2 dB。仿真抖动约为650 fs，主要由自举开关的缓慢下降沿和时钟分配路径决定，这与测量的SNDR性能相匹配。尽管在1-GHz输入下SNDR性能下降，但很明显，所提出的偏斜校准很好地消除了偏斜。偏斜收敛的估计样本数约为$3\times 10^6$。

图11显示了在不同输入频率下测量的性能。结果验证了所提出的技术能够校准偏斜，使得18通道TI ADC的性能收敛到单通道ADC的性能。这证明原型ADC的性能限制可归因于单通道ADC，而不是TI不匹配。

在1.0-V电源，2.2 GS/s时，总功耗为18.2 mW，功率击穿如图12所示。请注意，完全片内校准引擎(偏斜+斜率)仅占整个模数转换器功耗的4.5%。与最新的10-bit GS/s TI ADC(表2)相比，该原型ADC通过完全集成的偏斜校准引擎，实现了57.6 fJ/转换步长的有竞争力的品质因数(FoM)。


由于sign-sign LMS算法的简单性，所提出的校准可以完全在芯片上实现。请注意，大多数以前报告的数字校准引擎都是片外的。根据[16]中的FFT测量，原型ADC的估计残余偏斜低至113 fs，即使使用18通道ADCs，这也是模拟偏斜补偿工作中最低的。与最先进的数字校准相比，校准引擎的负担大大减轻，面积小至1/10，功耗低至ADC内核的1/9。在这里，$A_{CAL}$和$A_{CORE}$分别代表整个校准引擎和ADC内核的面积，而$P_{CAL}$和$P_{CORE}$分别代表整个校准引擎和ADC内核的功耗。

五. 结论

本文提出了一种基于相对素数的TI SAR ADC，该ADC采用片上背景偏斜校准技术。所提出的技术将每个F-ADC的采样时间与作为参考ADC的特定C-ADC的采样时间对齐。通过使C-ADC时间交错，可以避免来自参考ADC的不想要的校准音，因为所有样本都经历相同的反冲。为了将每个F-ADC的采样沿调整到特定C-ADC的采样沿，由于C-ADCs和F-ADCs的TI通道数之间的相对素数关系，每个C-ADC可以由每个F-ADC均匀共享。然后，当每个F-ADC满足特定的C-ADC时，每个F-ADC的偏斜校准被启用。利用所提出的校准技术，在28-nm CMOS工艺中实现了18通道TI 10-bit 2.2-GS/s SAR ADC，通过将峰值偏斜音从-40 dB降至-63 dB，实现了53 dB以上的SFDR和45 dB以上的SNDR，这相当于奈奎斯特输入附近的残余偏斜从1.6 ps降至113 fs。由于基于1-bit的简单偏斜检测算法，完全片内偏斜校准引擎消耗的功率仅占总功耗的4.5%。