A 10-bit 2.6-GS/s Time-Interleaved SAR ADC With a Digital-Mixing Timing-Skew Calibration Technique

A 10-bit 2.6-GS/s Time-Interleaved SAR ADC With a Digital-Mixing Timing-Skew Calibration Technique

作者：Chin-Yu Lin, Yen-Hsin Wei, and Tai-Cheng Lee, Senior Member, IEEE
机构：Department of Electrical Engineering and Graduate Institute of Electronics Engineering, National Taiwan University, Taipei, Taiwan
期刊：IEEE JOURNAL OF SOLID-STATE CIRCUITS (JSSC)
时间：2018

摘要

一个16通道时间交错10位SAR模拟数字转换器(ADC)，采用建议的增量采样辅助SAR ADC和数字混频校准技术来补偿时序偏斜误差，实现了2.6 GS/s的采样速率。该ADC采用40-nm CMOS技术制造，在奈奎斯特速率下实现了50.6-dB的信噪失真比，而1.1-V电源的功耗为18.4 mW。在最佳情况下，数字校准可将交错杂散音从-33.6 dB提高到-63.2 dB。

关键词

增量采样辅助SAR模数转换器(ADC)、数字混频校准、品质因数(FoM)、交错杂散音、时间交错SAR ADC、时序偏斜。

一. 介绍

最近，无线电架构，如802.11ad (WiGig)和下一代移动通信系统(5G)，要求模数转换器(ADC)的带宽超过千兆赫，有效位数为6–8位，同时保持出色的电源效率，以延长电池寿命。这意味着这类应用对ADC的多Gs/s转换速率有很高的要求。为了实现GS/s采样速率，流水线ADC因其出色的吞吐量而更受青睐。然而，需要几个高增益和宽带宽运算放大器来保持精度和线性度，从而导致功耗过大的设计。此外，先进技术中的低电源电压和降低的固有增益不利于基于运算放大器的ADC设计。另一方面，提出了时间交错来提高ADC的整体速度。此外，时间交错可以放松速度和功率的权衡，并以节能的方式降低单通道ADC的有限转换速率。此外，SAR ADC由于其简单的结构和先进技术中良好的功率效率，最近已经成为交错系统的吸引人的选择之一。SAR ADC的最佳位置位于10-bit和200–300 MS/s设计附近，适合作为一个时间交错ADC中的单元。然而，各通道之间的不匹配（如失调不匹配、增益不匹配和时序不匹配）仍会降低系统的整体性能，因此需要校准技术，交错式ADC也会有开销。失调和增益失配的校正非常简单，可以在数字域进行补偿。相比之下，时序失配更难校正，因为偏斜引起的误差取决于信号内容。探索时序偏差校准技术是本文的主要课题之一。

为了最大限度地减少前端采样保持（S/H）设计工作，分布式采样方案中开发了许多时间交错ADC，通过校准解决了时序偏斜问题。在模拟域或数字域中，很少有针对交错ADC的时序偏斜校准算法被报道。模拟校正的缺点包括反馈引起的稳定性危害、受控延迟线引入的抖动和长收敛时间。数字域校正利用了工艺缩放，但用于误差采集的复杂数字斜率提取滤波器限制了信号带宽。所提出的ADC展示了一种数字时序偏差校正算法结合混频信号偏斜检测的增量采样技术，实现宽信号带宽。如图1所示，10-bit 2.6-GS/s ADC通过交错16个采样速率为162.5 MS/s的SAR ADCs来实现。包括8个辅助增量采样ADC的模拟辅助电路与数字电路协作来在数字域中估计偏斜误差。之后，ADC输出经过数字校正，没有任何反馈。 除偏斜误差外，增益和失调补偿也包含在校准引擎中。校准电路的数字部分由软件实现，以证明该原型中的概念。

本文组织如下。第二节介绍了所提出的时序偏差校准的概念。第三节描述了提出的用于信号差提取的增量采样ADC架构，该架构将模拟辅助电路的开销降至最低。第四节详细介绍了原型的时间交错系统实现以及主、辅助ADC之间的失配分析。最后，第五节和第六节分别概述了实验结果和结论。

二. 建议的时序偏移校准

本节描述建议的时序校准方案。首先，将介绍用于时序偏差估计的数字混合方法。然后阐述了所提出的时序偏差校正的基本原理、结构和校准算法。最后，讨论了设计考虑和信号差异提取，这些因素减少了所建议校准的模拟设计工作。

A. 数字混频偏移检测

可以通过数字混频方法检测时序偏移，该方法在数字域中计算两个自相关函数值，并将它们的差作为时序偏移估计，如图2(a)所示，通过使用双通道时间交错ADC作为例子。如果没有时序偏斜，并且它们的时钟周期为$1/f_s$，则两个时钟异相。如图2(b)所示，按照通道1、通道2、然后通道1的顺序，让三个连续样本分别表示为$y[-(T/2+t_s)+nT]$，$y[0+nT]$和$y[(T/2-t_s)+nT]$，其中三个自变量代表三个连续的采样时刻，$T$是每个通道的采样周期，$t_s$是时序偏斜，n是离散时间索引。此外，它们相应的输出分别表示为$y_1[n]$、$y_2[n]$和$y_1[n+1]$。通过控制双通道ADC的输出，数字混频计算两个自相关函数$R(\tau )$，一个来自$y[-(T/2+t_s)+nT]$至$y[0+nT]$的样本，另一个来自$y[0+nT]$至$y[(T/2-t_s)+nT]$的样本，如下所示：

因此，对于较小的$t_s$值，(1)和(2)之间的差值推导如下：

估计的时序偏差信息与偏差$t_s$成比例，比例因子取决于信号统计量，即其自相关函数的一阶导数。此外，还讨论了对不同类型信号的偏斜检测能力。图3示出了正弦波和在有限带宽上具有均匀频谱的平稳信号的自相关函数。对于频率为$f_1$的正弦波，自相关是余弦波。对于带宽内频谱均匀的带限信号，自相关是$sinc$函数。一般来说，可以表明，对于调制和非调制信号，偏斜信息可以从它们的自相关函数围绕$\tau$的导数中导出。有了这些信息，通道2 ADC的采样时刻可以提前或推迟调整取决于$E_t$的极性。除了调整采样时刻，本文提出了一种数字前馈校正，带有数字混频偏斜检测，以降低模拟电路的复杂性。

B. 建议的数字时序偏移校正

在交错系统中，每个通道中的时序偏差会导致相位调制。具体来说，实际采样值和没有时序偏差的理想采样值之间的幅度差在这里称为偏差引起的采样误差。与交错式ADC中的失调和增益误差不同，采样误差本质上是输入信号频率的函数。因此，在事先不知道输入频率的情况下，操纵估计的时序偏差不能直接校正误差，因为它是输入频率的函数。相反，它需要在估计和校正之间进行一些反馈迭代，以最小化误差，直到收敛完成。文献[7]报道了全数字前馈偏斜校准。不失一般性，时序偏差被假设为比高频信号的周期小得多。然后，对于输入信号$x(t)$，可以通过一阶泰勒级数近似对来自某个信道$i$中的$t_i$的理想采样实例的具有时间偏斜$t_s$的采样值进行建模

(4)右侧的第一项是理想采样值，第二项是采样误差项，由偏斜$t_s$和输入信号的一阶导数的乘积建模。或者，另一个泰勒级数近似可以表示为

等式(5)可以视为校正等式，其中右侧的第一项是偏斜采样值，第二项是校正项。因此，我们需要知道的是信号的一阶导数，即斜率和时序偏差，才能进行采样误差校正。然而，大多数时序偏斜估计方法只确定相对时序偏斜而不是绝对值，因为它们只需要粗略估计或模拟的偏斜校准的特定时序偏斜的极性。此外，即使对于相同的时序偏差，估计量也可能不同于不同的输入统计量。因此，如果使用数字混频进行偏斜检测，则无法像[7]那样直接评估(5)。所提出的方法通过在采样点和辅助点之间进行内插或外插来估计误差，而不是计算信号导数和精确的定时偏差。如果一个辅助点$x(t_i+t_s+\Delta t)$在采样点$x(t_i+t_s)$附近可用，(5)可以重写为

其中$K$是常数，并且$\Delta T\ll 1$。幸运的是，如果所有估计偏斜值都与输入信号统计量成一阶比例，则该结果在分子和分母中都有估计偏斜项。随着输入统计量的变化，这些统计相关因素可以被消除，而估计的采样误差不会有缺陷。有了输入统计无关的采样误差估计在手，采样误差可以直接校正，没有任何反馈或迭代之间的估计和校正，以尽量减少误差。

图4显示了所提出的时序偏斜校准的详细操作，为简单起见，图中显示了双通道ADC。如图4所示，无偏斜量化信道$i$的序列表示为$Y_i[N]$，$T$是每个单个信道的采样周期。首先，通道1可以视为基准，由于采样电路的非理想性，通道2的采样时刻会偏斜$-t_s$。用于斜率估计的辅助通道2 ADC的采样时刻有意偏斜了$\Delta t$来自通道2的实际采样时刻。因此，通道2用值$y(nT-t_s)$对输入进行采样，其相应的量化输出表示为$Y_{m,2}[N]$。辅助通道2用值$y(nT-t_s+\Delta T)$对输入进行采样，量化的一个表示为$Y_{a,2}[N]$。如图4所示，分别是信道2和辅助信道的偏斜时间指数的$-t_s$和$-t_s+\Delta T$可以通过数字混频方法来估计。对于通道2中的标称输出和辅助输出，数字混频利用ADC的输出计算通道1到通道2以及通道2到其后续通道1的自相关函数R之差。它们分别导出为(7)和(8)

可以证明，在(7)和(8)中计算的值与主输出和辅助输出的时序偏差成比例。因此，两个输出的时序偏斜信息可以估计为两个数字量，表示为$K\times (-t_s)$和$K\times (-t_s+\Delta T)$，其中K是一个比例因子，它依赖于信号统计量，并在第二章a节中被证明是自相关的一阶导数。

因为主信号路径和辅助信号路径对相同的输入信号进行采样时略有延迟$\Delta T$与总累计周期相比，是$T$的倍数，因此两条路径的采样输入信号统计量可以相同。因此，假设主信号路径和辅助信号路径的$K$保持不变是合理的。然而，采样时钟抖动可能会干扰时序偏差的测量。在这种设计中，累积16384个样本，以抑制每个校准周期的估计时序偏差。因为分别对应于主通道2、辅助通道2和理想通道2的$Y_{m,2}[N]$、$Y_{a,2}[N]$和$Y_2[N]$的三个采样值在时间上是接近的，所以对于高达奈奎斯特频率的信号，适当选择$\Delta T$，三个采样点可以通过直线近似连接。下面的等式显示了三个输出的线性近似：

利用(9)，校正方程推导如下

虽然统计相关因子$K$，$t_s$和$\Delta T$出现在等式中，它们都不需要事先知道。一旦估算出主通道和辅助通道的自相关，$K\times (-t_s)$和$K\times (t_s+\Delta T)$，如(10)所示，可用于校正。此外，(10)的实现可以完全在数字域中实现，而不是调整模拟可变延迟线。具体而言，时序偏差校正方程(10)具有与(6)中的泰勒级数近似相同的形式。然而，人们应该注意到，辅助ADC中的噪声会注入输出，并在最坏的情况下降低3dB的信噪比。

图5显示了16通道交错ADC的时序偏斜校准序列。首先，将信道1作为参考信道，估计并校正信道9的偏斜。在通道9被校准之后，通道1和通道9可以被用作通道5和13的偏斜校正的参考通道。根据系统仿真，每个校准周期需要16384个采样点才能实现10位精度。该过程继续进行，校准通道的数量呈指数增长，直到所有输出都得到校正。16通道时间交错ADC需要四个校准周期才能得到补偿。该算法可以在前台或后台实现，具体取决于应用场景。偏斜检测可以在启动时执行一次。然而，如果用户希望连续跟踪偏斜，则可以在不中断正常操作的情况下激活检测。

C. 设计考虑

建议校准方案的设计考虑主要集中在如何选择故意延迟主和辅助ADC之间的$\Delta T$。如果增加的偏斜过大，无法保持线性近似，则残余交错杂散将保持在某一水平，并破坏信噪和失真比(SNDR)，即使已经执行了偏斜校正。下面的等式描述了对于10位分辨率，线性逼近导致0.5 LSB的逼近误差的情况：

其中$f_{Nyq}$为奈奎斯特频率。$(-t_s+\Delta T)$的值对于以2.6GS/s速度运行、输入为1.3-GHz奈奎斯特频率的ADC约为22 ps。这里，故意偏斜$\Delta T$设计为10 ps。假设时序偏差控制在10 ps以内，比值$t_s/\Delta Tt$不会超过1，这保证了在奈奎斯特速率下SNDR衰减小于6 dB。

D. 信号差异提取

根据前面的介绍，校准是通过在辅助输出的帮助下评估信号导数来完成的。从校正方程来看，我们需要的是实际采样点和辅助采样点之间的信号差。直观的实现是在原始ADC旁边采用一个相同的ADC，采样时钟延迟$\Delta T$，如图6所示。但是这种实现导致两倍的功耗和面积消耗。由于提取的是信号差而不是整个信号范围，采用全范围辅助ADC不是一个合适的解决方案。假设额外延迟为10 ps，输入频率为1.3 GHz最大$\Delta Y$约为42 LSBs，小于6位动态范围。如果在A/D之前可以在模拟域中获得差异，则可以减少更多的功率和面积。因此，建议在ADC之前执行差值提取的增量采样操作，然后将差值数字化，用于建议的时序偏差校准。

三. 建议的增量SAR ADC

在A/D之前提取信号差异用于时序偏差校准的优势可以显著降低硬件成本。因此，本节将探讨模拟差值提取的实现及其后续的数字化操作。

A. 增量采样操作

该操作基于电容器堆叠来执行输入信号的相加，如图7所示。在[9]中，提出了简单的电荷泵结合源跟随器的方案，以在流水线级中实现2倍级增益。文献[10]中还报道了一种具有嵌入式无源增益的11位合SAR ADC。采样电容在采样阶段后用作电荷泵，并在比较器之前提供2倍的信号增益，而不会有太大的功耗损失，从而降低比较器的噪声要求。受图8所示1.5位差分电容电荷泵乘法DAC的启发，该转换器在单端实现中涉及两种信号极性，以获得更好的共模抑制性能，研究了利用差分信号通过电容电荷泵执行增量采样操作的可能性。


增量采样方案捕获两个相邻时刻之间的信号差，这形成了一个窗口$\Delta T$，如图9所示。基本上，它对在两个不同时刻采样的两个采样值进行减法运算。回想一下传统电容电荷泵的工作原理。采样后，它对同时采样的两个固定值求和。如果其中一个输入信号的符号被反转，并且其中一个采样时钟被延迟，则增量采样在特定的时隙内完成，如图10所示。

B. 电路实现

通过增量采样操作，所需的模拟信息存储在采样电容中。然而，在建议的时序偏斜校准中，信号差异的数字而不是模拟表示是重要的。因此，量化必须在增量采样之后进行。SAR架构将S/H电路和数模转换器(DAC)结合在单个电容阵列中，这使得它适合以紧凑和低功耗的方式数字化增量采样后的信号差异。为简单起见，图11显示了一个N位增量采样SAR ADC的单端实现。采样后，电容叠加会评估比较器输入端的信号差异。然后，从较低$C_s$分解的$(N-1)$位DAC根据比较结果依次产生相应的模拟值，用于SAR A/D转换。

然而，如果采样电容之间的主要寄生电容包含在[MSB]决策阶段，则两个采样电容的顶板采样值到增量采样输出的增益是不同的。在这种情况下，满量程波动出现在输出端，占据增量采样ADC的动态范围，并使输出饱和。这种现象将通过有效电路模型进行分析讨论，如图12所示。如果考虑寄生电容$C_{p1}$和$C_{p2}$，我们可以定义$\alpha =C_{p1}/(C_s+C_{p2})$。然后，节点$x$处的电压由下式给出

可以看到，除了增益为$1/(1+\alpha )$的信号差之外，满量程信号还以$\alpha /(1+\alpha )$增益馈入输出端。将10位满量程信号的最大数字表示为1023。假设$\alpha =0.1$，馈通部分大约为102，比最大信号差大得多。因此，输出由信号馈通控制，而不是期望的结果。

为了解决这个问题，采用了图13所示的双路电荷泵电路来中和馈通。沿着原始路径应用相同的电路，但所有输入和采样时钟都相反。$x_1$和$x_2$处的电压由下式给出

电荷重新分配后，输出将是

因此，波动被消除，在增益略小于1的情况下，输出端只有信号差可用。如前所述，当以奈奎斯特速率工作时，增量采样ADC的动态范围小于6位。为了留出一些设计余量，在原型中实现了一个7位增量采样SAR ADC。图14示出了电路实现和相应的时序图，以便更好地理解操作。请注意，为简单起见，仅显示了单端原理图。

四. 16倍交错ADC的实现

A. 交错架构

图15详细检查了主ADC和辅助ADC之间的协作。除了主16通道ADC之外，还采用了8个增量采样ADC来提取信号差异，以便进行偏斜校准。因为增量采样ADC处理的信号范围较小，所以它们的工作速度比主ADC快一倍。因此，在主ADC和辅助ADC之间又创建了一个交错层次结构。两个主ADC共用一个增量采样ADC，这进一步减少了辅助ADC的数量。以通道1和9为例，$AD{C}_{a1}$在$AD{C}_{m1}$和$AD{C}_{m9}$之间交错。当$AD{C}_{m1}$对输入进行采样时，$AD{C}_{a1}$会对$\Delta T$以内的信号差异进行采样。并且$AD{C}_{a1}$在$AD{C}_{m9}$的采样阶段执行完全相同的任务。辅助ADC的仿真功耗约为主ADC的82%。考虑到辅助ADC的数量是主ADC的一半，功率开销为41%。与采用相同ADC作为辅助ADC的设计相比，增量采样技术节省了59%的功耗。此外，负载增加约40%。每个10位SAR ADC都采用顶板采样，以$1.4-V_{pp,diff}$的摆幅采集模拟输入信号。采用分离电容开关方案的差分DAC用于保持共模电压，采用设置和关闭开关的LSB电容用于将总电容节省一半。此外，应用直接开关技术来加快转换速率。1.2 fF的单位电容被选择并且采用DAC中的公共质心排列来减少失配效应。

B. 主ADC和辅助ADC失配

除了所有主ADC之间的不匹配之外，采用辅助ADC还会在主ADC和辅助ADC之间引入不匹配，如图16所示。同样，它们有增益不匹配、失调不匹配和时序偏斜。这些不匹配可能会降低交错杂散。辅助ADC的失调也与主通道失调一起校准，增益和时序偏斜不匹配需要仔细分析。


首先，讨论主、辅ADC之间的增益误差如何影响偏斜误差的获取。图17描述了在所提出的时序偏差校准中采用的线性近似模型。假设采样时刻从0偏斜到$t^{\prime }$并且添加了延迟是$t^{\prime \prime }$，对应的采样值是$y$，$y^{\prime }$和$y^{\prime \prime }$。而理想的信号差定义为$\Delta y$。如果辅助ADC的相对增益误差为$\alpha$，则输出变为$\alpha \Delta y$。因此，数字混频的结果分别是$K{t}^{\prime }$和$K\alpha t^{\prime }$。将这些参数纳入校正方程；修正后的结果由下式给出

可以看出，即使存在增益误差，$\alpha$也会被抵消，校准输出保持不变。行为仿真表明，$\pm 40\%$的$\alpha$变化会导致小于65dB的杂散音调。如果$\alpha$太大，逼近误差变大；而较小的$\alpha$使得信号差太小而无法检测到。为了保证校正的准确性，还应解决可能使线性近似无效的非线性寄生效应的存在。在本文中，由于增量采样ADC在相对较低的信号电平下工作，非线性行为可以大大减少。此外，主ADC和辅助ADC的线性度均优于10位，因此线性模型仍保持在10位水平。

然后讨论主、辅ADC之间的时序偏差。图18示出了存在时序偏差时的时钟图和线性近似模型。因为主、辅ADC的采样时钟由不同的缓冲器产生，所以存在偏斜$t^{\prime \prime }$在$CL{K}_{SM1}$和$CL{K}_{SA1}$之间。线性近似下，理想信号差$\Delta y$按$(t^{\prime \prime }-t^{\prime \prime \prime })/t^{\prime \prime }$缩放。等效的附加延迟变成了$t^{\prime \prime }-t^{\prime \prime \prime }$。将这些参数纳入校正方程；校正后的输出由下式给出

显然，校正值保持不变。因此，只要保证线性逼近，主ADC和辅助ADC之间的时序偏斜是可以容忍的。也就是说，如前所述，总偏斜应小于22 ps。另一个问题是主ADC和辅助ADC之间的采样不平衡，这种不平衡可以被归为带宽不匹配。带宽不匹配可以分解为增益和相位(时序偏差)不匹配，根据上述分析，这是可以容忍的。增量采样ADC仅捕获电压差，而不是采样时刻周围的绝对电压，这直观地解释了带宽失配的容差。

五. 实验结果

一个10-bit 2.6-GS/s 16倍交错SAR ADC采用40-nm CMOS技术制造，以验证所提出的时序偏斜校准。图19显示了芯片的显微照片。

有效面积为$1100\mu m\times 750\mu m$，不包括抽取电路、输出缓冲器和基准去耦电容。输出数字代码由513抽取，并由逻辑分析仪捕获。该ADC采用片内基准电压去耦电容进行测量，所有16个主ADC和8个增量采样ADC的总电容约为500 pF，采用1.1-V电源供电时，外部基准电压为1V。核心电路的功耗为18.4 mW，不包括参考产生。数字校准的栅极假设约为130 K，这导致在40nm CMOS技术中估计功耗为20.8 mW，面积为$0.1m{m}^2$。除偏斜校准外，总估计功率还包括增益和失调校准，这也是相当大的功耗。主要部分是增益和偏斜校正逻辑，其中包含以162.5 MHz运行的乘法器。

图20显示了ADC以2.6 GS/s工作时的测量输出频谱。测量结果给出了53.8 dB的SNDR和67.8 dB的无杂散动态范围(SFDR)，采用1 MHz输入信号即可实现。对于奈奎斯特速率输入，偏斜校准前的时序偏斜误差会影响性能，如灰色线所示。偏斜校准后，SNDR为50.6 dB，SFDR为57.8 dB，主要由二阶谐波贡献。所有交织音都低于-63.2 dB。中频输入频率为400 MHz时的频谱也显示包含高频杂散和带内谐波。剩余交织音来自于比预期更大的固有和附加偏斜的总和。

图21(a)显示了1 MHz输入信号下的动态性能与采样速率的关系。当采样率增加到2.8 GS/s以上时，SNDR迅速减小。图21(b)显示了校准前后动态性能与输入频率的关系。有效带宽约为1 GHz，SNDR下降3 dB。包含数字校准逻辑的总功耗为39.2 mW(测试期间在软件中实现)。所提出的具有时序偏斜校准的时间交错SAR ADC在1-GHz有效分辨率带宽下实现了54.5 fJ/转换步长的瓦尔登品质因数(FoM)和154.6 dB的施莱尔FoM。表1显示了该ADC的性能总结以及与其他先进高速ADC的比较。本文采用混合信号偏斜估计和数字校正来最小化收敛时间。

六. 结论

本文提出了一种10-bit 2.6GS/s的16倍时间交错的带有时序偏斜的SAR ADC。该ADC采用混合信号误差估计和数字误差校正技术来执行有效的交错偏斜校准。还提出了一种增量SAR ADC，作为信号差提取的辅助ADC，降低了功耗和面积消耗。该架构采用40-nm 通用CMOS技术制造，在2.6 GS/s的工作速度下，估计功耗为39.2mW，在1 MHz输入和奈奎斯特速率下，实现了35.8的瓦尔登FoM和54.5 fJ/转换步长。