Vivado2018.1教程——我的第一个工程,多数表决器

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第一步:新建工程

1.打开Vivado,在欢迎界面点击Create Project,或者在开始菜单中选择File - New Project即可新建工程。


2.出现一个向导作用是指导你新建一个工程,点击Next


3.输入你的工程名和保存路径,好的习惯是将你的工程保存在固定的硬盘里,这里我修改工程名为multi_vote。然后点击Next.



4.选择工程类型为RTL Project,将下方的不添加源文件勾选,然后选择Next.



5.为你的项目选择一个器件,这里如果不知道选哪个可以随意选择,之后可以更改。选择好之后点击Next.


6.出现一个项目摘要,显示你项目的大概信息。选择Finish.


第二步,添加源文件。

1.等待一会后出现工程界面如下,左边的PROJECT MANAGER(工程管理)下面有一些导航栏例如Settings(设置)、Add Sources(添加源文件)等,右边一大块,中间Sources(源文件),右边是Project Summary(项目摘要),可以下拉改变窗口的大小。


2.点击Add Sources(添加源文件),选择Add or create design sources添加设计源文件,点击Next.


3.选择 Create File,在弹出的页面中输入文件名multi_vote,点击OK.


4.可以看出已经有我的工程文件了,点击Finish.


5.弹出模块定义的窗口,在这里可以定义模块名,不用修改,还可以定义输入输出,定义a,b,c 为输入,f 为输出。点击OK。


6.在Design sources 下面多了一个.v的设计源文件,双击打开如下。源文件编辑窗口的字体比较小,如果想修改字体,调整方法:Tools->settings->Text Edior->Fonts and Colors可以更换代码字体、调整大小等等


7.编写代码。按ctrl+s键保存代码。

module multi_vote(
    input a,
    input b,
    input c,
    output f
    );
    assign f=a&b|b&c|c&a;//f=ab+bc+ca

endmodule

8.查看RTL分析,看它的电路是什么样的。点击RTL ANALYSIS 下面的 Open Elaborated Design.得到下面的电路图。



第三步,仿真和编写约束文件

1.点击Add Sources(添加源文件),选择Add or create simulation sources添加设计源文件,点击Next.在出现的页面点击Create File,填写文件名:sim_multi_vote,点击OK,然后点击Finish.



2.弹出仿真文件的信息,直接点击OK,在弹出的窗口点击yes.


3.找到Simulation Sources 下面的仿真文件sim_multi_vote,双击打开,编写仿真测试文件。测试文件编写完成后按ctrl+s保存文件,同时vivado会自行进行代码的检验,检验报告在下方的Messages,如果有错误也会在哪显示出来。




代码如下:

`timescale 1ns / 1ps

module sim_multi_vote;
reg a,b,c;
wire f;
multi_vote u1(
a,
b,
c,
f
);
initial 
begin a=0;b=0;c=0;
end
always #10 {a,b,c}={a,b,c}+1;

endmodule



4.运行仿真。点击左侧的Run Simulation 选择Run Behavioral Simulation ,查看仿真结果。


后面因为没有板子没有进行下载验证,以后再说。

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