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FPGA硬件调试
文章平均质量分 53
袁宏拓
这个作者很懒,什么都没留下…
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Verilog仿真过程中如何读文件到指定数组
这里只是一个记录中转站全部参考博文:https://blog.csdn.net/childbor/article/details/76408241转载 2021-03-09 10:17:08 · 647 阅读 · 0 评论 -
Xilinx采集高速AD之时钟约束篇
一、Xilinx 时钟约束分类鉴于网上对时钟的介绍不全面、需要各种搜集的问题,自己整理了一篇Xilinx时钟约束进行记录。二、高速AD转换芯片约束实例附上电路时序图等,或者至少说明一番约束一般时钟输入引脚,这里将PCB板上输入给FPGA的时钟进行约束create_clock -period 16.129 [get_ports FPGA_CLK_P]约束ADbit同步引脚并重命名将引脚重命名为AdcBitClkcreate_clock -period 4.032 -name AdcBitCl原创 2021-03-03 20:40:32 · 3953 阅读 · 5 评论 -
Vivado调试提示Program错误及解决办法
Vivado调试提示Program错误及解决办法一、错误描述今日在下载程序到Xilinx芯片的过程中,下载程序一直出错,下载到99%然后弹出错误提示。错误提示共有两种,第一个如下:WARNING: [Labtools 27-3361] The debug hub core was not detected.Resolution:Make sure the clock connected to the debug hub (dbg_hub) core is a free running cloc原创 2021-02-23 08:54:43 · 15239 阅读 · 0 评论