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Practice and Use FPGA
yazixi
这个作者很懒,什么都没留下…
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串并串转换(2)---- 串到并 + 并转串再转并
主要内容串转并程序说明并串并整体联调遇到的错误记录串转并程序说明判断启动脉冲根据上一篇文章提到,此处将SCL为高时,SDA由高变低做为“启动脉冲”;再以SCL为高时将SDA数据串行输出存储起来。同样, 启动脉冲来到时间提前不知道,相较接收方系统时钟而言是异步信号(虽然仿真时都用的一个时钟),处理成同步信号来使用这个启动脉冲。回答上一文提到的,当以下降沿的脉冲做启动脉冲时,沿同步...原创 2020-04-26 22:54:29 · 3605 阅读 · 0 评论 -
串并串转换(1)---- 整体介绍+并到串
大纲整体过程程序PWM测试信号2整体过程程序变量传输协议并行数据接收像单片机、DSP那样,通过好多个输出引脚来输出一个数据的高位到低位,接收端接收到的就是并行数据,即一个data的各位都一起接收到了。here不管并行数据什么时候来,都每个时钟来把它锁存一下,赋给reg r_cpu_data保持一下。//.valways @(posedge i_sys_clk or ...原创 2020-04-25 20:28:14 · 2179 阅读 · 0 评论 -
序列检测器
大纲介绍转移图程序仿真信号重点补充介绍目的:在数据流中检测出一定的序列;此处数据流在.vt文件中给data,通过移位来一个个赋值给x;例化.v文件,把x传给.v文件,在.v文件中编写二段式状态机转移程序,检测有无序列10010波形图示例新用到Timegen软件画波形;评价:波形确实好画,还可以画时序图,就是标0101有点麻烦,不好操作。示例中out的第二个脉冲就是容易漏...原创 2020-04-25 11:48:32 · 2272 阅读 · 0 评论 -
状态机尝试
最近学到状态机转移图状态机写法一状态机写法二(推荐)最近学到状态机,感觉就像是之前用STM32那样写时间片.链接:有关状态机标准介绍上面链接提到的两个时间:有关数电里的毛刺等建立时间:是指时钟触发器上升沿到来之前,数据稳定不变的时间。如果建立时间不够,则数据不能在这个时钟进入触发器。保持时间:是指时钟触发器上升沿到来之后,数据保持不变的时间。如果保持时间不够,则数据同样不能被打入触发器...原创 2020-03-22 10:30:50 · 207 阅读 · 0 评论 -
FPGA编写仿真信号
FPGA编写仿真信号欢迎使用Markdown编辑器PWM测试信号功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使...原创 2020-03-15 09:07:21 · 1244 阅读 · 0 评论