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RSS订阅原创 FPGA学习记录（4）——三段式序列检测器
FPGA学习记录题目四：三段式状态机题目描述使用三段式状态机设计一个序列检测器：当检测到序列“101110”时，输出结果为1，否则输出为0。要求：画出状态转移图、状态转移表，并且写出对应的三段式状态机代码。（状态转移图与状态转移表手画拍照即可，与设计代码打包）系统输入时钟clk为100MHz;低电平复位有效，信号为rst_n；输入数据信号为data_in;输出检测结果信号data_out；设计思路原理详见FPGA学习记录（2）——序列检测器序列检测模块代码module Seque
2020-10-25 20:52:34
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原创 FPGA学习记录（3）——Clock IP核调用及上板验证
FPGA学习记录题目三：Clock IP核调用题目描述例化IP核，得到六种不同的频率输出，六种输出频率的关系为1:2:3:4:5:6，上板验证PS：注意LED闪烁频率肉眼可观测设计思路首先例化Vivado自带的时钟IP，得到6个不同频率的时钟。再对例化得到的时钟进行降频，达到人眼可观测的频率。例化过程1.新建工程2.在IP目录里搜索找到Clock Wizard3.设置输入频率为50MHZ4.设置6个输出频率5.生成IP后查看.veo文件6.例化成功，可以调用时钟模块代
2020-10-22 16:26:34
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原创 FPGA学习记录（2）——序列检测器
FPGA学习记录题目二：设计序列检测器题目描述当检测到序列“1101”时，输出结果为1，否则输出为0。其中系统输入时钟clk为100MHz;低电平复位有效，信号为rst_n；输入数据信号为data_in；输出结果信号为data_out.（提示：可以采用条件语句，也可以采用移位寄存器来实现）设计思路d表示正在检测的1位数据，y表示当前是否检测到序列IDLE从IDLE空闲状态开始，若检测到当前数据是1时，符合1101第一位为1的特征，前往下一状态S1在S1状态时，表明上一状
2020-10-19 15:24:58
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原创 FPGA学习记录（1）——8分频
FPGA学习记录题目一：设计8分频题目描述系统输入时钟clk为100MHz；低电平复位有效，信号为rst_n；要求输出时钟o_clk是12.5MHz；（结合计数器的知识，将系统输入时钟进行分频）设计思路首先计算时钟，可以看出输入端时钟频率是输出时钟频率的8倍，是一个8分频的设计。输出频率变低8倍，相当于周期时间增加8倍。所以新的周期o_clk的一个周期时长相当于8个输入时钟周期clk。基于该思路，设计一个8位的计数器out，该计数器从0到7一个循环。每当输入时钟的上升沿到来，计数器+1，其
2020-10-17 19:01:31
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空空如也
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