FPGA学习记录
题目三:Clock IP核调用
题目描述
例化IP核,得到六种不同的频率输出,六种输出频率的关系为1:2:3:4:5:6,上板验证
PS:注意LED闪烁频率肉眼可观测
设计思路
首先例化Vivado自带的时钟IP,得到6个不同频率的时钟。
再对例化得到的时钟进行降频,达到人眼可观测的频率。
例化过程
1.新建工程
2.在IP目录里搜索找到Clock Wizard
3.设置输入频率为50MHZ
4.设置6个输出频率
5.生成IP后查看.veo文件
6.例化成功,可以调用
时钟模块代码
module ip_clk_wiz(
input sys_clk , //系统时钟
input sys_rst_n , //系统复位,低电平有效
//输出时钟
output clk_12_5m, //12.5Mhz 时钟频率
output clk_25m, //25Mhz 时钟频率
output clk_37_5m , //37.5Mhz 时钟频率
output clk_50m , //50Mhz 时钟频率
output clk_62_5m ,//62.5Mhz 时钟频率
output clk_75m ,//75Mhz 时钟频率
output locked //MMCM/PLL 锁定指示
);
//*****************************************************
//** main code
//*****************************************************
//MMCM/PLL IP 核的例化
clk_wiz_0 clk_wiz_0
(
// Clock out ports
.clk_out1 (clk_12_5m),
.clk_out2 (clk_25m),
.clk_out3 (clk_37_5m),
.clk_out4 (clk_50m),
.clk_out5 (clk_62_5m),
.clk_out6 (clk_75m),
// Status and control signals
.reset