FPGA学习记录（3）——Clock IP核调用及上板验证

最新推荐文章于 2024-08-01 14:42:21 发布

会跳舞的曲奇

最新推荐文章于 2024-08-01 14:42:21 发布

阅读量1.7k

点赞数

分类专栏：个人文章标签： fpga verilog

本文链接：https://blog.csdn.net/qq_41460087/article/details/109224238

版权

本文记录了FPGA学习中的Clock IP核调用过程，包括设置输入频率为50MHz，生成6个不同比例的频率输出，并进行分频处理，以达到肉眼可观测的闪烁效果。最后进行了上板验证，确保不同频率的LED灯正常工作并能观察到同步现象。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA学习记录

题目三：Clock IP核调用

题目描述

例化IP核，得到六种不同的频率输出，六种输出频率的关系为1:2:3:4:5:6，上板验证
PS：注意LED闪烁频率肉眼可观测

设计思路

首先例化Vivado自带的时钟IP，得到6个不同频率的时钟。
再对例化得到的时钟进行降频，达到人眼可观测的频率。

例化过程

1.新建工程
在这里插入图片描述
2.在IP目录里搜索找到Clock Wizard

3.设置输入频率为50MHZ

4.设置6个输出频率

5.生成IP后查看.veo文件

6.例化成功，可以调用

时钟模块代码

module ip_clk_wiz(
    input sys_clk , //系统时钟
    input sys_rst_n , //系统复位，低电平有效
    //输出时钟
    output clk_12_5m, //12.5Mhz 时钟频率
    output clk_25m, //25Mhz 时钟频率
    output clk_37_5m , //37.5Mhz 时钟频率
    output clk_50m , //50Mhz 时钟频率
    output clk_62_5m ,//62.5Mhz 时钟频率
    output clk_75m ,//75Mhz 时钟频率
    output locked //MMCM/PLL 锁定指示


    );

  
//*****************************************************
//** main code
//*****************************************************
//MMCM/PLL IP 核的例化
clk_wiz_0 clk_wiz_0
(
    // Clock out ports
    .clk_out1 (clk_12_5m), 
    .clk_out2 (clk_25m), 
    .clk_out3 (clk_37_5m), 
    .clk_out4 (clk_50m), 
    .clk_out5 (clk_62_5m),
    .clk_out6 (clk_75m), 
// Status and control signals
    .reset

最低0.47元/天解锁文章