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read_verilog只能读取verilog文件，对于HDL以及system verilog文件分别使用read_hdl、read_sverilog命令。analyze会检查设计文件的语法以及可综合性，默认情况下他会将读取设计文件后产生的二进制中间文件存储在“analyzed”目录，当然工具也允许用户通过。此外这种方法支持综合阶段 ”调整设计文件中的parameter"，这是read_xxx方法不支持的。它们之间的使用方法有一些区别。Analyze 和 elaborate。DC工具可以直接通过。

如上图所示工具报告jtag_dr0与ICK_TCK ICK_BS发生汇聚，但由于汇聚发生在clock_mux中，做了glitchfree处理，因此可以直接waive了。clock_info05b 报告clock在组合逻辑单元而不是mux单元汇聚，通过设置set_case_analysis解决。clock_glitch03 会报告一个异步信号与一个clock信号汇聚，导致存在潜在的clock glitch风险。Ac_glitch03 不同信号的路径延迟导致destination 端存在glitch。

摘要：本文介绍了Spyglass工具中Waive功能和时钟传播的相关参数设置。Waive功能支持通过通配符和正则表达式屏蔽无风险违规，其中通配符"*"和"?"分别匹配任意长度和单个字符，正则模式包含11种元字符。时钟传播方面，参数clock_reduce_pessimism控制时钟推断，enable_generated_clocks影响派生时钟传播，stop_derived_at_random_logic决定时序单元输出的时钟推断。特别地，当时序单元输出连接多个DFF

如果需要工具能够是被generated_clock约束，需要设置参数enable_generated_clocks，use_inferred_clocks 为yes，在goal运行结束后会产生generated_clocks.sgdc, cdc_setup_generated_clocks.sgdc。主要包括Ac_unsync01， Ac_unsync02两种未同步issue，如果clock reset设置的不完善，会导致出现错误的Ac_unsync 问题，如下所示。

随着设计越来越复杂，采用受约束的随机测试方法对它们进行全面验证，它利用随机化产生一套定向测试向量集。此时就需要使用来衡量测试进行的程度。1.1 功能覆盖率衡量设计的是实现情况，工具自动帮你完成覆盖率的收集，这部分的数据的收集可以通过ＶＣＳ功能设置一些选项完成。首要的选择式使用来运行现有的测试程序，其次是。只有在确实需要的时候才会创建。1.2 断言覆盖率断言是用于一次性或在一段时间对一个或多个设计信号在逻辑或者时序上的声明代码。

Multimode 和 UPF mode不是tool mode，Multimod是能够允许通过工具再多种工作条件下工作，比如测试模式和standby模式；DC NXT 和 DC GUI可以同时分析优化这种设计， 它们提供的multicorner-multimode功能提高了DC 和 IC compiler之间的兼容性。去综合你的代码，它提供了对面积、功耗、以及性能的同时优化算法，同时它还可以实现高级延迟和数学运算优化，自动漏电流优化，寄存器retimng （推荐）compile_ultra 会启动。