fpga
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xiaguangbo
这个作者很懒,什么都没留下…
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xilinx fpga ddr mig axi
包括野火、正点原子的资料一片内存是 1Gbit 128MByte 16bit DDR3,也就是下图里的 64Meg x 16,mig 里要选 …64M16…,这个关系到地址线的个数,下图中同容量不同位宽的内存芯片的 ‘… addressing’ 部分是有不同的,有的少有的多。在硬件上只要连 A0-A12 就行了,除非是要兼容更大的内存行地址(row addr)总线为 A0-A12,行地址位宽为 13 位 , 行地址数为 8192(2。原创 2023-11-04 10:52:34 · 654 阅读 · 0 评论 -
fpga axi 总线及时序
AXI Memory Map(AXI MM) 可指定地址,类似数组,AXI Stream 不可以,类似队列(queue、fifo 一回事)原创 2023-10-29 14:39:22 · 249 阅读 · 0 评论 -
xdma axi-stream
细节:只有电脑启动读取,pcie tx – axi-stream slave 才会使能 ready 信号,然后 pcie rx – axi-stream master 才能向 pcie tx – axi-stream slave 写数据,电脑的 write 才有效。流程:电脑启动读取,然后电脑再在超时时间内写入。或者电脑启动写入,然后电脑再在超时时间内读出。只读取或只写入会一直失败,所以需要双线程进行。原创 2023-10-14 16:23:25 · 777 阅读 · 0 评论 -
[Place 30-575] | [Place 30-675] Sub-optimal placement for a clock-capable IO pin and MMCM pair
我出现了第一种,是在配置 ddr 时使用的 mmcm 的报错,mmcm(Clocking Wizard) 的 Clock Options/Input Clock Information 里的 Source 配置了 Single ended clock capable pin,然后就出错了。时钟引脚用的是带有MRCC标志的,也就是 I/O Planning 里的六边形的引脚。如果此设计可接受此次优条件,则可以使用.xdc文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为“警告”。原创 2023-07-13 01:12:13 · 2226 阅读 · 0 评论 -
[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I2 ...
在配置 ddr,也就是 mig ip 时编译出现的,原因是实例化的模块的未使用的 input 没有东西。将未使用的 input 固定写一个值,比如“.app_zq_req (1'b0),”原创 2023-07-12 23:09:41 · 534 阅读 · 0 评论 -
xdma 驱动编译(给arm用)
一般制作的rootfs没有此目录,需要先运行一次depmod,会提示找不到/lib/modules/xxx,然后mkdir -p /lib/modules/xxx,再执行一次depmod,会生成一些.alies、.dep文件,然后再将xdma.ko复制到该目录下,然后重启。如果不行就使用 insmod ./xxx/xdma.ko 来手动挂载一次,然后再重启,并使用 dmesg | grep xdma 来看驱动日志,或者 dmesg | grep pci 看 pci 的日志。原创 2023-07-11 23:42:51 · 2356 阅读 · 12 评论 -
fpga 下载程序到 flash 后重新上电不能自动加载程序
可能是接的调试器没有断电,断电一次再给调试器上电。如果调试器一直连着可以连续断电上电fpga开发板,直到成功。fpga貌似上电后什么程序都不加载则引脚为高电平,而vivado默认.xdc的BITSTREAM.CONFIG.UNUSEDPIN(未使用的引脚)是PULLDOWN,或者自己设置为PULLNONE,这样假如fpga引脚都是高电平就知道是没加载flash里的程序。还可能是器件的约束配置问题,这是正点原子artix7用的器件配置。原创 2023-07-11 19:30:58 · 2311 阅读 · 0 评论 -
vivado + spinalHDL 开发环境(Debian)
vscode 安装“Scala (Metals)”扩展,将官方的示例放到 vscode 里,然后等右下角弹框,选 sbt,下一个选 import build,等待完成,然后打开 hw/spinal/projectname/MyTopLevel.scala,“object MyTopLevelVerilog extends App”上面会出现“run | debug”,点击 run,就会在 hw/gen 下生成 .v 文件。// 生成波形文件和查看波形。原创 2023-06-18 23:58:28 · 536 阅读 · 0 评论