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原创解析内存图像行跨度：Stride

解析内存图像行跨度：StrideStride的来由我们都知道现在计算机的cpu都是32位或者64位的cpu，他们一次最少读取4、8个字节，如果少于这些，反而要做一些额外的工作，会花更长的时间。所有会有一个概念叫做内存对齐，将结构体的长度设为4、8的倍数。Stride也是因为同样的理由出现的。因为图像的操作通常按行操作的，如果图像的所有数据都紧密排列，那么会发生非常多次的读取非对齐内存，从而影响效率。而图像的处理本就是一个分秒必争的操作，所以为了性能的提高就引入了Stride这个概念。Stride的含义

2021-11-26 11:13:40 4539 1

原创【AHB协议解读三】传输（Transfers）

3.1 基本传输AHBlite传输包含两个phase：Address：持续一个HCLK，除非之前的传输未完成而延长Data：可能需要几个HCLK，通过HREADY信号来控制整个完成周期持续的HCLK个数HWRITE控制着数据传输的方向：若为高电平，则表明是写传输，master在写数据总线上传递数据HWDATA若为低电平，则在slave上体现为读传输，slave必须产生一个读数据HRDATA在读数据总线上3.1.1 无等待传输下面是读写两种无等待传输波形，可以看出，在这种最简单的情况下

2021-05-16 22:18:07 17681 6

原创【AHB协议解读二】信号描述（Signal Descriptions）

2.1 全局信号HCLK和HRESETn（低有效）2.2 Master信号HADDR[31:0]：总线地址信号HBURST[2:0]：buest type（突发类型）表明了传输类型是single类型还是突发组成的一部分。固定长度的bursts支持4/8/16 beats。burst还可以是递增或者循环类型，未指明长度的递增突发类型也是协议支持的。HMASTLOCK：表明当前传输是锁定的HPROT[3:0]：表明传输是通过操作码还是通过数据访问，以及传输访问是特权模式还是用户模式；对具有内存管理

2021-05-16 17:58:09 4011

原创【AHB协议解读一】简介（Introduction）

1.1 协议概要AHB-Lite为高性能、高时钟频率系统了所需的功能，包括：burst transfersingle-clock edge operationnon-tristate implementationwide data bus configurations, 64, 128, 256, 512, and 1024 bits.大多数AHB-lite的slave为：内部memory器件外部memory接口高带宽外设值得说明的是，虽然低带宽外设可以被包含在AHB-lite的s

2021-05-16 17:07:38 4316 4

原创 AXI协议（数据传输结构）

解析AXI协议：数据传输结构AXI协议关于Data read and write structure的部分指出，在数据传输过程中，主要涉及三个问题：窄位宽数据传输（Narrow transfers）地址非对齐传输（Unaligned Transfer）混合大小端传输（Byte invariance）Narrow transfers当master产生的一笔数据（transfer）位宽小于总线数据位宽时，该次传输成为窄（位宽）数据传输。协议中规定：在 INCR 和 WRAP 模式中每次使用

2021-05-01 02:57:39 10040 1

原创 AXI协议（Burst的4K越界问题）

在 AXI 传输事务（Transaction）中，数据以突发传输（Burst）的形式组织。一次突发传输中可以包含一至多个数据（Transfer）。每个 transfer 因为使用一个周期，又被称为一拍数据（Beat）。单次 burst 传输中的数据，其地址不能跨越 4KB 边界。协议中之所以规定一个burst不能跨越4K边界是为了避免一笔burst交易访问两个slave（每个slave的地址空间是4K/1K对齐的）4K对齐最大原因是系统中定义一个page大小是4K，而所谓的4K边界是指低12bit为0的

2021-05-01 02:49:49 9112 1

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