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RSS订阅原创 状态机原理及设计实例
状态机全称是有限状态机（Finite State Machine、FSM），也称同步有限状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。本文对状态机相关概念的学习，并使用FPGA设计的状态机实现特定字符串的检测。
2024-03-14 11:55:55
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原创 FPGA串口原理及实现
本文章主要讲述了RS232串口原理，代码实现以及上板情况。通用异步收发传输器，英文全称Universal Asynchronous Receiver/Transmitter，简称UART。UART是一种通用的数据通信协议，也是异步串行通信口（串口）的总称，它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。包括RS232、RS499、RS423、RS422和RS485等接口标准规范和总线标准规范。
2024-01-25 17:17:43
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原创 Verilog运算符、赋值语句和结构说明语句
Verilog语法中关于各种运算符、赋值语句、结构说明语句等基本语法要素这些内容看起来简单，有很多语法现象和C语言也很类似，但有许多地方则是完全不同的，例如拼接运算符、缩减运算符、阻塞和非阻塞赋值运算符和结构说明语句中的并行块等。无论是逻辑运算、逻辑比较还是逻辑等式等逻辑操作一般发生在条件判断语句中，其输出只有1或0，也可以理解为成立（真）或不成立（假）。位拼接运算符{}在C语言中没有定义，但在Verilog中是一种很有用的语法。
2024-01-08 16:40:07
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原创 Verilog模块的结构、数据类型、变量
Verilog数字系统设计教程》学习笔记：-Verilog模块的结构、数据类型、变量模块的端口声明了模块的输入输出口。module 模块名（口1，口2，口3，口4，······）模块的端口表示的是模块的输入和输出名，也就是说，它与别的模块联系端口的标识在模块被引用时，在引用的模块中，有些信号要输入到被引用的模块中，有的信号需要从被引用的模块中取出来。在引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名，例如：模块名（连接端口1信号名，连接端口2信号名，·······）
2024-01-02 16:17:25
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空空如也
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