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原创 联发科 笔试编程题
题目如下所示: 用Verilog代码开发一个模块。 在start信号后的做多2048个周期,输入总数是32768比特的数据,每个周期的输入的有效比特在0-32 之间,设计一个逻辑,将数据真利成32bit对齐输出。在结束输出Done信号,如果有任何异常,整理并输出异常信号。 输入信号 start:一个周期脉冲,表示任务开始 Data_in[31:0] 输出信号 Done Data_out[31:0] Error[X:0] 代码如下所示 module lfk_exam(
2020-09-18 17:19:05
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原创 2020-09-08 Vivado可综合的RAM
vivado可综合的blockRAM的代码风格 在Vivado中我们很多时候自己写的RAM都不能被Vivado所识别,有些时候加上(*ram_style="block"*),也可能无法得到想要的结果,下面的代码经过笔者的验证是可以综合的 module ram_512_new (clk,r_en,wr_addr,wr_data,wr_en,rd_addr,rd_data); input clk,r_en; input [8:0] wr_addr; input [31:0] wr_data; input w
2020-09-08 21:47:37
1990
空空如也
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