qq_42047541的博客

Vivado建立verilog工程1.双击Vivado程序2.在开始界面中选择Create Project3.修改工程名及工程的存放地4.NEXT，选择RTL Project，并选择Do not specify sources at this time5.NEXT，选择芯片6.Finish7.添加Verilog文件8.选择Create File，并Finish9.修改模块名，编程verilog代码10.添加仿真代码，和设计文

2.2 时钟分频2.2.1 时钟输入电路下图2-2为小脚丫FPGA板的时钟输入信号（CLK）电路，输入固有频率为12MHz。晶体振荡器电路能提供精度较高的脉冲信号，其缺点为输出信号频率由晶振的固有频率决定，最终要得到1HZ的脉冲信号，必须增加分频电路才能实现。图2-2 输入频率电路图2.2.2 分频器时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中...