Vivado 2017.4建立工程以及Modelsim 10.4的联合调试

Vivado建立verilog工程

1.双击Vivado程序

2.在开始界面中选择Create Project

3.修改工程名及工程的存放地

4.NEXT，选择RTL Project，并选择Do not specify sources at this time

5.NEXT，选择芯片

6.Finish

7.添加Verilog文件

8.选择Create File，并Finish

9.修改模块名，编程verilog代码

10.添加仿真代码，和设计文件流程相同

11.直接在Vivado软件内选择功能仿真

12.在Tool中选择Compile Simulation Libraries

(1).Simulator:   ModelSim Simulator

(2).选择生成的库位置

(3).选择modelsim安装目录下的win64文件夹

(4).不勾选Compile Xilinx IP

(5)compile

生成后的配置文件需要添加环境变量

 

13.在Tool下的Settings进行配置

14.在Simulation里更改为 ModelSim Simulator并确定

 

15.运行仿真即可