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FPGA学习
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二进制码与格雷码的相互转换原理与Verilog实现
二进制码是一种基于二进制数系统的编码方式,使用 0 和 1 两个数字来表示数字信号。例如,数字 7 在二进制码中表示为0111。而格雷码是一种二进制反射码,也称为格雷反码。格雷码中的相邻两个码位只有一个位的变化,可以减少数字信号传输过程中的传输错误率。例如,数字 7 在格雷码中表示为 0100。在数字电路中,格雷码的编码方式可以大大简化电路的设计。由于相邻两个码位只有一个位的变化,因此在使用格雷码编码时,只需要使用异或门就可以实现数字信号的编码和解码。原创 2023-04-26 12:00:00 · 3699 阅读 · 0 评论 -
FPGA设计篇之冒泡排序
本文中介绍了经典的排序算法之一——冒泡排序算法的基本原理,以及Verilog代码的编写,并对其进行仿真,给出了仿真结果,对功能进行了验证原创 2023-01-15 00:03:25 · 1405 阅读 · 0 评论 -
FPGA设计篇之双调排序
在本文中,我们学习了双调排序的一些基本原理,包括:双调序列的概念、Batcher定理、如果构造双调序列以及如果进行双调排序,并根据双调排序的基本原理编写了双调排序器和双调序列生成器RTL代码和仿真代码,对其进行仿真,仿真结果符合预期排序结果原创 2023-01-14 09:27:47 · 2089 阅读 · 0 评论 -
FPGA设计篇之并行全排序
在FPGA设计的过程中,有时候需要对一些数据进行排序,那么常见的排序算法有冒泡排序、并行全排序、双调排序,本文主要介绍了并行全排序算法的原理以及实现,并行全排序算法,之所以叫并行全排序算法,是指其各个数据之间的比较的并行执行的。并行全排序算法是一种以面积换速度的排序算法。原创 2022-12-11 20:11:29 · 2688 阅读 · 7 评论 -
FPGA设计中的递归调用(实现递归算法)
在FPGA设计的过程中,有时需要对一些递归的算法进行硬件实现,那么递归调用是否是Verilog所支持的?答案是可以,但是这类算法一般都有比较明确的结构,即递归调用的结构比较清晰明了。那么,我们在RTL代码编写过程中,可以在模块的内部例化当前模块,达到递归调用的目的。原创 2022-12-07 22:21:13 · 889 阅读 · 0 评论 -
单端口RAM的Verilog设计(同步读、同步写)
单端口RAM的Verilog设计(同步读、同步写),可以在设计中直接调用原创 2022-11-03 22:10:25 · 2920 阅读 · 1 评论 -
FPGA设计篇之流水线思想
流水线设计是我们在设计中常用的一种方法,它通过”拆分“的方式将一项工作拆分为多项工作,可以提升系统设计的最高主频,降低大量数据计算所需的时间,以达到增加吞吐量的目的。原创 2022-09-14 15:08:54 · 3234 阅读 · 9 评论 -
时序约束方法——输入时序约束
时序约束方法中的输入时序约束原创 2022-09-02 11:26:38 · 2358 阅读 · 4 评论 -
FPGA串并转换的实现
FPGA串并转换的原理及其实现,仅为个人理解,如有不妥之处,请谅解原创 2022-08-02 17:32:03 · 2675 阅读 · 3 评论 -
FPGA流水线除法器(Verilog)原理及实现
FPGA流水线除法器(Verilog)计算步骤及实现、仿真原创 2022-07-29 15:21:08 · 5832 阅读 · 4 评论 -
vivado 2021添加Zedboard官方开发板信息
解决vivado新建工程文件没有zedboard官方开发板文件的问题原创 2021-12-23 14:47:44 · 2929 阅读 · 0 评论