Verilog基础语法篇
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Verilog的基础语法
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Verilog基础语法——阻塞赋值与非阻塞赋值、组合逻辑与时序逻辑
本文介绍了阻塞赋值与非阻塞赋值、组合逻辑与时序逻辑的基本概念和用法,以及两两组合得到4种不同的电路描述风格。原创 2024-05-20 17:22:52 · 356 阅读 · 0 评论 -
Verilog基础语法——条件语句if-else与case
在Verilog语法中,常用的条件语句有if-else语句和case语句,用于判断条件是否为真,并执行判断条件后面的表达式。原创 2024-05-16 09:18:17 · 595 阅读 · 0 评论 -
Verilog基础语法——状态机(类型、写法、状态编码方式)
在FPGA设计过程,经常会设计状态机用于控制整个硬件电路的工作进程,也称为有限状态机(Finite State Machine,FSM)。本文中对状态机的类型、写法以及状态编码方式进行介绍。原创 2024-04-30 16:25:56 · 800 阅读 · 0 评论 -
Verilog基础语法——parameter、localparam与`define
在本文中,我们学习了Verilog基础语法中三种不同的参数定义方式——localparam、parameter与`define,其中,`define定义的参数作用范围最广,且支持用于模块之间的参数传递;localparam作用范围仅为模块内部,且不支持参数传递;而parameter是两者的折中,作用范围为模块内部,但是支持参数传递。原创 2024-04-25 17:17:05 · 1029 阅读 · 0 评论 -
Verilog的一些思考
关于使用Verilog实现一些计算的思考原创 2022-10-17 20:59:01 · 1813 阅读 · 0 评论 -
Verilog中条件编译的使用(`ifdef-`elsif-`else-`endif)
Verilog中条件编译的使用(`ifdef-`elsif-`else-`endif),近日学习笔记!原创 2022-08-03 15:24:20 · 5333 阅读 · 2 评论 -
FPGA设计中BRAM(Block RAMs)资源的使用(综合为BRAM)
FPGA设计中指定RAM综合为BRAM的方法原创 2022-10-08 11:54:27 · 6996 阅读 · 1 评论