qq_42374096的博客

原创 直方图均衡化

该MATLAB代码实现了图像直方图均衡化处理。首先读取灰度图像并显示原始图像及其直方图；然后统计各灰度级的像素数量和累积分布；接着进行灰度映射实现均衡化，生成处理后的图像并显示其直方图；最后统计均衡化后图像的像素分布。代码通过对比处理前后的直方图分布，直观展示了直方图均衡化对图像对比度的增强效果。整个处理过程包括：原始图像分析、累积直方图计算、灰度映射变换以及结果验证等关键步骤。

原创 MATLAB中矩阵转置

该MATLAB代码演示了图像处理和矩阵操作的基本功能。首先清除工作环境并读取图像文件，然后将图像矩阵转置存储为十六进制文本文件。代码展示了矩阵转置操作（A'和C'）及不同维度的表示方法，其中创建了640×512的零矩阵C及其转置矩阵D。关键操作包括：图像读取(imread)、矩阵转置、文件写入(fopen/fprintf)以及零矩阵初始化(zeros)。这些操作为图像处理和矩阵运算提供了基础示例。

原创 Verilog代码片段实现图像数据的读取、处理和存储功能

该Verilog代码片段主要实现了图像数据的读取、处理和存储功能。首先从指定路径读取16进制图像数据到存储器，然后通过测试激励模拟图像传感器信号，包括VSYNC、HREF和像素数据的时序生成。代码包含图像数据生成任务，模拟传感器输出时序，并最终将处理后的图像数据分别写入两个输出文件：一个来自测试脚本的原始数据，另一个来自设计模块的处理结果。整个过程涉及图像帧同步、行同步和数据传输的精确时序控制，用于验证图像处理模块的功能正确性。

原创 BMP图像转换为十六进制文本文件

本文介绍了将BMP图像转换为十六进制文本文件的方法。首先读取图像文件并显示，然后对图像矩阵进行转置操作以满足列优先存储格式。接着创建文本文件，使用十六进制格式('%02x')逐行写入转置后的图像数据。该方法适用于需要将图像数据以十六进制文本形式导出的场景，便于后续处理或分析。

原创 Verilog中有符号数计算

该代码实现了一个Sobel边缘检测算法，用于计算图像梯度。通过定义3x3像素矩阵，分别计算水平和垂直方向的梯度（Gx和Gy）。Gx使用[-1,0,1;-2,0,2;-1,0,1]核，Gy使用[-1,-2,-1;0,0,0;1,2,1]核。最终梯度幅度通过G_data=√(Gx²+Gy²)计算得出。代码在时钟上升沿触发，使用寄存器暂存中间结果，通过符号运算完成梯度计算，最终输出10位的梯度幅值数据。

原创 Sobel边缘检测的MATLAB实现

本文实现了一个基于Sobel算子的图像边缘检测算法。算法首先读取灰度图像，定义水平和垂直方向的Sobel卷积核，然后对图像进行卷积运算计算梯度幅值。通过设定阈值(默认220)将梯度幅值二值化，大于阈值的像素点标记为边缘(1)，否则为背景(0)。处理过程中考虑了图像边界问题，最终输出二值化的边缘检测结果图。该算法能有效提取图像中的边缘特征，通过调整阈值可以控制边缘检测的灵敏度。

原创 5*5窗口的高斯滤波模板

本文介绍了一个5×5高斯模板的生成过程。首先以标准差σ=3创建初始模板矩阵，通过双重循环计算每个位置的高斯函数值。随后对模板进行归一化处理，确保系数总和为1。最后将归一化后的模板进行1024倍定点化处理，便于后续数字信号处理应用。该代码实现了高斯滤波器的快速生成，适用于图像处理中的平滑滤波操作。

原创 灰度图像中值滤波算法实现

摘要：本文实现了一个3×3窗口的灰度图像中值滤波算法。该算法通过遍历图像像素，对每个有效窗口提取3×3邻域，采用改进的中值计算方法：先计算每行的最大值、中值和最小值，再对这些统计量进行二次处理，最终取中间值作为滤波结果。边缘像素保持原值不变。输出结果为uint8格式的图像矩阵。该实现重点展示了中值滤波的核心计算过程，适用于3×3窗口情况下的图像去噪处理。

原创 灰度图像均值滤波算法实现

摘要：本文实现了一个灰度图像均值滤波算法。该算法通过定义n×n的滑动窗口（n为奇数），对图像进行遍历处理。对于非边缘像素，计算窗口内像素值的平均值作为新像素值；边缘像素则保持原值。最终输出8位无符号整型滤波图像。该算法能有效平滑图像噪声，适用于图像预处理。

原创 FPGA时序分析中-源同步接口定义

摘要：源同步接口是指数据信号与同步时钟信号同时输入FPGA，并在FPGA内部使用该时钟锁存数据。这种接口模型也适用于分析SPI等常用接口。源同步设计通过时钟与数据的同步传输，确保可靠的数据采集。（72字）

原创 FPGA设计中，主时钟与虚拟时钟的定义

摘要：主时钟是FPGA外部板级时钟或高速收发器恢复时钟，必须关联实际时钟节点。虚拟时钟用于描述外部芯片同步时钟（不存在于FPGA内），仅用于时序分析，无需关联实际物理节点。两者在约束定义时存在是否依附实际节点的本质区别。

原创 FIFO Generator v13.2

本文介绍了FIFO（先进先出）缓冲器的关键信号和操作过程。full信号与写时钟同步，empty信号与读时钟同步。异步FIFO包含两种读模式：标准模式和FWFT模式。读计数值设计为可能小于但不超过FIFO实际数据量，既确保读操作安全又防止数据溢出。这些特性共同保障了FIFO在异步数据传输中的可靠性和稳定性。

原创 DMA/Bridge Subsystem for PCI Express V4.2

本文介绍了DMA/Bridge子系统(XDMA)在FPGA中的应用，重点阐述了其通过AXI接口实现主机与FPGA间数据传输的两种模式：主机到卡(H2C)和卡到主机(C2H)。文章详细说明了XDMA基础配置选项，包括模式选择、PCIe参数设置（通道宽度、链路速度、时钟频率）、AXI接口配置（地址/数据位宽）以及DMA接口类型选择等。特别指出Bridge功能仅适用于UltraScale器件，而XDMA主要功能是实现主机与FPGA存储器的数据交互。配置时需注意器件类型、端口类型等限制性参数。

原创 verilog语法-使用function提高效率

本文总结了Verilog中function的使用场景、规则和使用说明。function主要用于简化复杂组合逻辑的实现，提高代码可读性和复用性。

原创 Windows 10系统盘制作（纯净版）

摘要：在微软官网(microsoft.com)下载Windows10系统时，选择U盘作为安装媒介，即可制作系统安装盘。该流程简单快捷，适用于系统重装需求。

原创 Vivado FPGA程序压缩

摘要：FPGA程序编译后体积过大时，可通过添加XDC约束实现程序压缩，带来下载快、加载快、占用空间小三大优势。关键约束包括：设置CFGBVS引脚连接与电压(3.3V)、启用BITSTREAM压缩、配置Flash参数(50MHz速率、4位宽总线、下降沿时钟)。这些设置能有效优化FPGA程序的存储和传输效率。

原创 Vivado FPGA输入时钟约束

在Vivado环境下对FPGA输入时钟进行约束

原创 matlab plot(A,‘.‘)和plot(A)的区别

原创 Matlab读取bin文件，对bin文件中的数据进行解析和画图

原创 VHDL中对关键信号进行三模冗余

cmd_rd_conv_data_tmr <= (cmd_rd_conv_data(0) and cmd_rd_conv_data(1)) or (cmd_rd_conv_data(0) and cmd_rd_conv_data(2)) or (cmd_rd_conv_data(1) and cmd_rd_conv_data(2));

原创 VHDL中设置寄存器不被优化的方法

【代码】VHDL中寄存器在综合过程中不被优化的方法。

原创 verilog中task的使用

verilog中task的使用

原创 使用matlab读取txt文件中的2进制数据

使用matlab读取txt文件中的2进制数据

原创 使用matlab工具将raw文件转化为txt文件

使用matlab工具将raw文件转化为txt文件

原创 在testbench中使用vhdl语言实现txt文件的读写

在testbench中使用vhdl语言实现txt文件的读写

原创 FPGA设计中IOB约束

FPGA设计中IOB约束多用于高速数据采样中，用于减小输入信号引脚到寄存器的路径延时，同时也用于保证多次综合后的路径延时基本不变。

原创 FPGA设计中时间单位科普

FPGA设计中的时间单位使用

原创 FPGA设计中衍生时钟的定义及约束

FPGA设计中衍生时钟的定义及约束

原创 FPGA时序约束的概念和意义

FPGA时序约束的概念和意义

原创 FPGA主时钟约束

通过creat_clock命令对FPGA输入时钟进行约束

原创 使用vhdl语言设计一个简单的图像生成模块，可用于简单的图像收发测试

使用vhdl语言设计一个简单的图像生成模块，可用于简单的图像收发测试

原创 使用matlab工具读取txt中地球特征点坐标，并通过最小二乘拟合算法计算出地球的圆心和半径

使用matlab工具读取txt中地球特征点坐标，并通过最小二乘拟合算法计算出地球的圆心和半径

原创 使用matlab工具读取txt文件，并将数据内容通过plot函数显示

使用matlab工具读取txt文件，并将数据内容通过plot函数显示

原创 使用VHDL语言实现单bit信号的数字滤波功能

使用VHDL语言设计一个具有单bit数字滤波功能的模块，并且这个模块具备滤波时间当量可设置、滤波时间可设置、滤波后信号输出初始值可设置的功能。

原创 使用VHDL语言实现Tick信号生成和时钟分频功能

使用VHDL语言设计一个模块，该模块用于生成1us的tick信号，也可以用于生成占空比为50%的方波。

原创 使用VHDL语言实现复位信号的异步复位同步释放处理

为了避免复位信号的亚稳态问题，通常要对外部输入的复位信号或者PLL产生的LOCK信号进行异步复位同步释放处理。

原创 使用VHDL语言实现外部输入信号的同步功能

使用VHDL实现外部输入信号的同步功能

原创 VHDL中最常用的两种数据类型

VHDL中最常用的两种数据类型，一种是std_logic，表示一位逻辑变量；另外一种是std_logic_vector(n-1 downto 0)，表示n位逻辑向量。

原创 VHDL模块的组成部分

简单介绍了VHDL模块的组成部分

原创 VHDL中record类型学习

VHDL中record类型学习