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青春很烂漫
这个作者很懒,什么都没留下…
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Hdlbits-Q3:FSM
Hdlbits-Q3:FSM原创 2022-10-18 18:09:43 · 244 阅读 · 1 评论 -
Hdlbits-Q5: Serial two‘s complementer,补码状态机
Hdlbits-Q5: Serial two's complementer,补码状态机;其中包含了Q5a与Q5b原创 2022-10-15 15:17:31 · 764 阅读 · 0 评论 -
Hdlbits-Module addsub 加减法模块
电路分析:32位加法减法器加法模式:sub=0时候,对b[31:0]与0异或,数据不变,同时add16_1的cin=sub=0,即为两个正常的add16连接减法模式:sub=1时,对b[31:0],进行异或运算(得到反码) ,再加上cin的sub得到b的补码相当于sum=a+b补码(b取反再加1)实现减法运算module top_module( input [31:0] a, input [31:0] b, input sub, output [31...原创 2022-03-16 09:47:49 · 684 阅读 · 0 评论 -
Hdlbits-Module cseladd
一位全加器与其扩展的多位加法器虽然用途广泛,但它最大的缺点是,后一位的运算需等待前一位全加器的cout端输出给该位cin,即各个一位全加器不是同时运行的,所以其计算执行延迟比较长,这个题给了一种新的解决方案:提前给高位的全加器cin输入,低位的全加器cout连接选择器的sel位,这样高位的运算不存在延时,与低位同时进行运算(但很耗资源hh)接下来给出代码:module top_module( input [31:0] a, input [31:0] b, output ...原创 2022-03-15 15:59:09 · 288 阅读 · 0 评论 -
Hdlbits Module shift8
//module shift8module top_module ( input clk, input [7:0] d, input [1:0] sel, output [7:0] q); wire [7:0] q1; wire [7:0] q2; wire [7:0] q3; my_dff8 my_dff8_inst1( .clk (clk), .d (d), ...原创 2022-03-15 15:35:09 · 377 阅读 · 0 评论 -
Hdlbits 之Module fadd(Add2)
之前写这道题的时候,可能网页翻译不太行,结果自己写了一个add16,原来题目已经定义过add16,只需要你定义add1即可,正确结果如下:module top_module ( input [31:0] a, input [31:0] b, output [31:0] sum);reg link; add16 add16_inst1(.a(a[15:0]),.b(b[15:0]),.cin(0),.sum(sum[15:0]),.cout(link)); ad...原创 2022-03-15 15:22:51 · 430 阅读 · 0 评论 -
一位全加器的两种表达方式
//定义单位全加器module add1 (input a,input b, input cin,output sum, output cout); reg [1:0] temp; always@(*) begin temp=a+b+cin; sum=temp[0]; cout=temp[1]; endendmodule//定义单位全加器(真值表法)module add1 ( input a, input b, inp...原创 2022-03-15 15:18:58 · 686 阅读 · 0 评论 -
100位加法器
hdlbits原创 2022-03-15 12:30:00 · 438 阅读 · 0 评论