计数器常见用法(verilog)

/*****************计数时钟个数*******************
A→B→C
从状态B计数10个clk跳转到C
根据状态机特性，B状态下0-9计数
***********************************************/
reg [3:0]10clk_cnt;
always @(posedge clk  or negedge rst) begin
    if (!rst) begin
        10clk_cnt<=0;
    end else begin
        case (state)
            A: 10clk_cnt<=0;
            B: if(10clk_cnt<9) 10clk_cnt<=10clk_cnt+1; else 10clk_cnt<=0;
            C: 10clk_cnt<=0;
            default: 10clk_cnt<=10clk_cnt;
        endcase
    end
end
//状态跳转组合逻辑：10clk_cnt=10，next_state=C;
//同时可以自己分析时序，根据10clk_cnt写组合逻辑/时序逻辑执行操作


/*****************计数特定时间*******************
时钟为50Mhz，计数1s产生一个time_1s的flag
周期： T=1/clk_f(单位s)
计数周期个数： 1/T，即计数50M个clk
根据时序逻辑特性，则从0-49999999
***********************************************/
parameter  cnt_1s=50000000 ;
reg [25:0]cnt;
always @(posedge clk or negedge rst) begin
    if (!rst) begin
        cnt<=0;
    end else begin
        if (cnt<cnt_1s-1) begin
            cnt<=cnt+1;
        end else begin
            cnt<=cnt;
        end
    end
end
reg time_1s;
//标志信号一定用组合逻辑
assign time_1s=(cnt==cnt_1s-1)? 1:0;


/*****************数据个数统计*******************
对vld1进行统计，统计到8重新计数
理清if else里面的逻辑关系即可
***********************************************/
input vld1;
reg [3:0]vld1_cnt;
always @(posedge clk or negedge rst) begin
    if (!rst) begin
        vld1_cnt<=0;
    end else begin
        if (vld1_cnt==7&&vld1==1) vld1_cnt<=0;
        else if(vld1==1) vld1_cnt<=vld1_cnt+1;
        else vld1_cnt<=vld1_cnt;
    end
end

/*****************偶数分频**********************
计数器分频注意:偶数分频半个周期反转一次才是正确的
***********************************************/
reg [6:0]cnt_64;//1-64计数
always@(posedge clk or negedge rst_n)
    if (~rst_n) cnt_64<=7'b1;
    else if (cnt_64==7'd64) cnt_64<=7'b1;    
    else cnt_64<=cnt_64+1'b1;

// ws反转
always@(posedge clk or negedge rst_n)
    if (~rst_n) ws<=1'b0;
    else if (cnt_64==7'd32||cnt_64==7'd64)  ws<=(~ws);