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RSS订阅原创 FPGA基础模块练习（基于牛客刷题）5
VL60 使用握手信号实现跨时钟域数据传输。LV59 根据RTL编写verilog。先按照逻辑写driver模块。
2023-05-29 16:03:29
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原创 FPGA项目2-视听融合项目
接口主要与芯片手册进行配合，其实是正点原子写的，我这儿只是调用，值得分析的是，输入端口为10位；显示的传输速率不匹配（如图像输入源传输速度较快或者图像显示端传输速度较快），这个时候需要一片。存储区域来缓存输入的数据，以便显示设备读取数据，同时也方便后续对视频数据做图像处理。），用户通过写通道将输入端数据写入帧缓存，通过读通道将从帧缓存中读出数据。每一个存储单元对应屏幕上的一个像素，整个帧缓存对应一帧图像。其中每一个像素的数据通过DATA进行传输。），简称帧缓存，也常被称作显存，是为。2. 摄像头驱动模块。
2023-05-24 07:40:27
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原创 FPGA基础模块练习（基于牛客刷题）4
我用这种方法进行计算，但是数据不对，经过debug可知，实际输入数据是一长串，而并非简单的输入8位判断8位，因此需要换一种思路去求解。费了点劲儿，不过感觉熟练了不少。妈的女朋友还在生气，13点04分，不想睡觉了继续做吧。为了能够合理使用三段式状态机，因此我按照三段式状态机进行重新编写。VL25 输入序列连续的序列检测。VL26 含有无关项的序列检测。VL27 不重叠序列检测。
2023-05-22 13:05:58
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原创 FPGA基础知识二
此为牛客第25题的逻辑输出，可见，其状态转移和输出两段状态机用的是时序逻辑，状态跳转的逻辑使用组合逻辑，避免了时序逻辑导致的时间延迟一拍。刷题过程中发现，对于状态机的掌握并不熟练，按照规范的逻辑去写状态机。
2023-05-22 12:40:32
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原创 FPGA基础模块练习（基于牛客刷题）3
利用缓存进行处理，参考项目中的检测，可以用此来检测按键等输入可能造成较长时间的延时或抖动，但是只用给后级一个脉冲启动信号的情况。对于抖动的情况无法适用，抖动也会传递给后级脉冲，因此还是得通过消抖模块进行操作。一开始我是用时序逻辑来读取rom[addr]，但是这样，他受到时钟的控制，如图。按照状态转移图进行分析即可，但是要注意时序，使用组合逻辑进行处理。自此，刷完入门的题目，开始后续的刷题，先把项目再回顾回顾。能够同步实现数据的输出，避免造成小部分数据的丢失。注意&和&&，前者为按位与，后者为逻辑与。
2023-05-21 08:38:54
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原创 FPGA基础模块练习（基于牛客刷题）2
对于题目分析，根据真值表，观察当AB作为选择时，如果AB均为1，输出为1，如果A为1，输出看~C，同理，按照这个思路进行判断。因此，EO信号可以作为下一级EI信号，当这一级均为0时，再计算下一级的译码器。16.使用83优先编码器实现164线编码器。看了题解，原来是需要用门电路去实现。至此，基础部分组合逻辑刷完，再接再厉。通过真值表寻找来计算逻辑。19. 使用38译码器实现逻辑函数。按照真值表去写，好像没啥特殊的。20.数据选择器实现逻辑电路。（此图是反的，不过不影响）18. 实现38译码器。
2023-05-20 20:42:32
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原创 FPGA基础模块练习（基于牛客刷题）1
结构化描述方式： 是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。
2023-05-17 08:41:33
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原创 leetcode热题-双指针
第二个循环：i++，i变成0，检测nums[0]==val等于，执行操作swap(nums[0],nums[2])，变成[2,2,2,3];第四次循环：nums[3]=3,swap(nums[3],nums[1]),r=4,l=2;第二次循环：nums[1]=1,swap(nums[0],nums[1]);i=0，swap(nums[0],nums[3])，变成[3,2,2,3]，此时i为-1，j为2；第五次循环：nums[4]=12,swap(nums[4],nums[2]),[1,3,12,0,0];
2023-05-11 23:37:34
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原创 嵌软学习-1.裸机开发（2）
Direct Memory Access，即直接存储器访问。硬件看门狗以及器件处于待机或停止模式。9. USMART调试组件。11. FLASH 闪存。放代码和数据常量，分扇区。8. OLED显示实验。主存储器、系统存储器、12. 外部SRAM。
2023-05-05 09:29:18
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原创 嵌软学习-1.裸机开发（1）
/定时器时钟为 84M，分频系数为 84，所以计数频率。打开主 PLL 时钟，然后设置主 PLL 作为系统时钟 SYSCLK 时钟源。//为 84M/84=1Mhz,重装载值 500，所以 PWM 频率为 1M/500=2Khz.中断使能，中断清除，中断挂起，中断解除挂起，中断激活标志寄存器，中断优先级控制寄存器。1） 时钟(RC时钟，RC振荡器)：五个时钟源：HSI HSE LSI LSE PLL。1）使能 IO 口时钟，初始化 IO 口为输入。先使能外部时钟 HSE，等待 HSE 稳定之后，配置。
2023-05-03 10:11:20
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空空如也
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