EDA课程学习

EDA-FPGA电路逻辑的原理图方式设计与验证

实验1：拼接 4-16译码器

内容

1.用2片3-8 译码器拼接成4-16 译码器
2.仿真验证电路的正确性
3.注意观察输出信号的毛刺（竞争冒险）

设计

1、取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令）
2、取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令）
3、取两片的和，并将两片74LS138相接，
4、得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。

操作

1.打开Quartus II 9.0，点击“New Project Wizard”新建工程并保存；
2.点击“New File”——“Block Diagram/Schematic”新建空白原理图文件，双击空白处添加连接器件，点击小三角图标进行编译；
原理图为：
3.编译无误后，点击“New File”——“Vector Waveform File”新建波