简易CPU，模型机的制作

写在前面的一些话。

这是这学期的大实验，前期会叫你一个一个模块实现，然后仿真验收，我下面各个模块用自然语言说得很明白了，照着仿真就能完成各个模块中它的功能实现的验证了。
此外，不想多说什么了，完全不会verilog就稍微学一下基础语法就可以上手了，如果直接抄别人代码，最后组合的时候出了问题就不能自己debug了，或者浪费更多时间debug。

再然后就是最后组合设计的时候别搞太多层，不然后面会烦死。此外还有一些仿真的操作，上板子的操作，时序电路分析出现锁存器怎么改，这些杂七杂八的问题......网上一大堆资料。

再此外，给一些台阶，希望后面的有缘人能做得更好。我做的时候，找不到前辈，同级的不是没开始做，就是不会。导致我最后做得没耐心了，没能尽善尽美。

在最终组合的时候：

在Quartus II中Assignments->AssignmentEditor，在Category栏选择logicoptions，到列表中To列下添加要设置的引脚接口，将AssignmentName设置为Virtual Pin，将Value设置为On，Enabled 设置为Yes，如果需要设置的很多，可以通过在Pin Planner中将引脚复制过来。
这样设置为Virtual Pin 就不会占用FPGA的IO资源，而且时序仿真不会增加额外的延时，更加准确。（时序仿真的延迟）

想要控制板子一个一个指令走，可以不加到clk，加到一位电平按键上，上板子时序分析不能出现锁存器现象应该。

分析清楚不用到这个部件的时候，里面的数据是保持不变还是每次都重新赋值了。这个可以自己分析出来，但有老师可以问还是问来得快点。

大致连线就是这样：

 

 

 

实在不会的，实验报告，我直接发文档了，应该是可以直接下载的。