qq_43134430的博客

CAS Latency，简称CL，指的是从CAS（Column Address Strobe，列地址选通）信号发出到第一笔数据实际被读取并输出的时间间隔。例如，CL7的内存意味着在发出读取命令后，需要等待7个时钟周期才能获得数据，而CL9的内存则需要等待9个周期。尽管这些地址线在物理上是共用的，但在不同的时间点上，它们分别表示行地址或列地址。在相同频率的内存中，较低的CL值（如CL7）相较于较高的CL值（如CL9）可以带来显著的性能提升，有时甚至能高达22%。较短的tRCD值意味着更快的行到列的转换时间。

写地址通道：当主机驱动有效的地址和控制信号时，主机可以断言AWVALID，一旦断言，需要保持AWVALID的断言状态，直到时钟上升沿采样到从机的AWREADY。读地址通道：当主机驱动有效的地址和控制信号时，主机可以断言ARVALID，一旦断言，需要保持ARVALID的断言状态，直到时钟上升沿采样到从机的ARREADY。写数据通道：在写突发传输过程中，主机只能在它提供有效的写数据时断言WVALID，一旦断言，需要保持断言状态，知道时钟上升沿采样到从机的WREADY。最低的地址整个传输的数据大小对齐。

这里协议比较晦涩，需要解析下这里需要理解DDR5和DDR4的区别，DDR5在write leveling training这里相比DDR4有变化，简单说是更为灵活了，支持ck和DQS之间的路径不匹配。因此需要引入，内外部校准两个步骤。DDR5 SDRAM支持write leveling功能，以允许控制器补偿通道偏差。

上电和复位初始化时，避免DRAM功能异常。

而另一种则是统计模式(statistical)，即整个系统的响应，包括抖动，串扰，均衡等，都是基于单个bit的阶跃响应，根据概率密度分布结果，经过数据后处理获得。另一方面，基于Keysight成熟的通道仿真算法，DDR BUS仿真器可以根据AMI模型中的均衡算法，对信号进行均衡，同时可以准确预测在低误码率情况下的抖动对信号的影响。这就意味着，DDR5的IBIS-AMI模型，不仅需要有DQ信号的输入端，还需要DQS信号的输入，才能恢复出符合要求的信号。正如上文提到的，DDR5协议草案中，有低误码率的要求。

例如，在搜索最左有效位置的时候，若当前的读请求错误了，那么下一次读请求的延迟位置就是当前指针与最右指针的中点，且此时最左的指针也会指向当且指针的位置。相反的，如果当前指针的读请求正确了，那么下一次读的位置将会是当前指针与最左指针的中点，且此时的最右指针将会是当前指针的位置。最小的延迟位置对应门控关闭，最大的延迟位置对应门控打开。12.CALCULATE AVERAGE:在找到最左位置与最右位置后，PUB会将两个位置的LCDL与RSL延迟的差值除以2，并将此结果加到最左位置的基础上，作为门控训练的最终结果。

这些具有较高DDR5通道鲁棒性的功能包括占空比调整器（DCA），片上ECC，DRAM接收I / O均衡，用于RD和WR数据的循环冗余校验（CRC）以及内部DQS延迟监视。此功能在DRAM端打开了WR DQ眼，保护通道免受符号间干扰（ISI）的影响，提高了裕量，并实现了更高的数据速率。占空比调节器允许主机通过调节DRAM内部的占空比来补偿所有DQS（数据选通）/ DQ（数据）引脚上的占空比失真。虽然DDR4仅支持WR数据的CRC，但DDR5将CRC扩展到RD数据，从而提供了针对通道上发生错误的额外保护。

电源噪声的种类很多，包括多种成分，电源噪声只是一个笼统的说法。主要是来自板上用电器件，随着用电器件内驱动、接收开关变化，电源网络上的电流也会随之变化，电流的变化也引起了电压的波动，这是电源噪声的主要来源。电源纹波是指电源输出时，叠加在稳定的直流电源上的交流成分。一般是由电源自身开关、PWM调节等引起的一种固定频率的波动现象，纹波的频率一般和电源开关频率或者电源输入频率相同。纹波 频率固定，与电源开关频率/电源输入频率有关 一般 ≤ 5MHz 影响芯片的基本性能和稳定性 ≤ 1%

这张图还是很有料的看懂的多看几眼。

这测试的是DQS信号上升下降沿的斜率，从测试数据和下面的波形看，沿稍稍偏慢，这是可以优化的方向，需要读读芯片Datasheet，看看是否有寄存器可以增强发射强度，加快沿的斜率, 说不定还能优化波形中黄圈里的类似Ringback的现象（因同行是做芯片设计的，对芯片寄存器设置很有经验，这部分他们是专业的）我们做信号测试时，务必要正确对应连接差分信号的正负，不是以正负来区分的差分信号，也需要明确探棒正负分别接的是哪个信号，接反会直接影响到待测信号的相位，让测试的时间参数异常。b. DQS/DQ间的时序。

根据设计标准，针对每个电源的约束， LPDDR4X 的写操作的指标，按照数据传输速度为 3733/4266bps 的标准。LPKG_VDDPLL145mV。数据眼睛窗口高度 VclVW>120mV。时钟眼图周期宽度 TclPW>0.6。数据眼图周期宽度 TclPW>0.6。

LPDDR4和LPDDR3相比，LPDDR4中没有了ZQ Calibration Long和ZQ Calibration Short这两个命令。LPDDR4的ZQ CAL主要有两种模式：ZQ CAL start 和ZQ CAL Latch。ZQ CAL start启动校准程序，ZQ CAL Latch捕捉结果并将这部分加载至内存中。当LPDDR4 SDRAM处于上电状态时，可以发出ZQ cal start命令。

DRAM Storage Cell 使用 Storage Capacitor 来存储 Bit 信息。

差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。当电路中信号能以要求的时序、持续时间和电压幅度到达接收端时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。-信号完整性分析的目的就是用最小的成本，最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。信号完整(Signal Integrity,简称SI)是指在信号线上的信号质量。-波形完整性(Waveform integrity)-时序完整性(Timing integrity)

注：VREFDQ是LPDDR4上电经过VREFDQ Training后内部自动调整得到，需查询寄存器MR14得到该值。对于LPDDR4的每一个Channel，需分别测试LDQS（低8位）和UDQS（高8位）。

MC和PHY必须在相同的频率比下操作。频率比仅适用于命令和DFI数据时钟域（PHY频率比）或DFI数据时钟域（数据频率比）。DFI时钟域信号不以时钟比率运行，它们始终基于DFI时钟。对于LPDDR5，DFI时钟域处于DFI时钟频率，命令和DFI数据时钟域的频率相同，与DFI时钟的比例为1:1、1:2或1:4。至今没有看到比较系统的梳理DFI接口协议，最近没事就来梳理下吧。2、DFI定义了三个时钟域—控制时钟域、命令时钟域和数据时钟域。

第三种协议：在第一种协议的基础上，在T4周期后，若PHY能够从DFI Update中得知控制仍然处于空闲状态或自刷新状态，那么PHY就会将vt_update一直保持高电平，以保证DDL中的VT补偿的结果是最新的。当LCDL与BDL的所有延迟单元需要更新的延迟值都已经计算完毕时，u_DWC_ddr3phy_init_phy模块就会想外部控制模块发起vt_drift请求，表示此时VT补偿的计算已经完成，等待外部响应，一旦响应更新值就会更新到各个DDL中去。随后每一次的测量MDL周期都会被存储为当前的校准周期。

通常，读/写信号的信号幅度是不同的，因此我们可以通过在更大的信号幅度上触发示波器来实现两者的分离。一般在DRAM端进行测试时，写数据从Memory Controller出来，到达DRAM颗粒的时候，信号已经被衰减了，而读数据刚刚从DRAM出来，还没有经过任何的衰减，因此读数据的幅度要大于写数据。测试包括信号质量和时序测试，信号质量测试需要使用有源探头测试，并使用短地针，测试时候地的选择需要尽量靠近测试点。的确，没有一定的经验，看到密密麻麻的波形去做读写分离还是比较困难的，本节介绍常见的几种读写分离方法。

当DQS到到达锁存器的时候，dram将会锁存住DQ的信号，而我们进行的training是通过调整DQ相对于DQS信号的关系，比如说DQ到达dram端的时间来达到这个training的目的。如果写FIFO的命令小于5个，哪个返回的数据不满FIFO将会回复不定的数据。如果五个写FIFO的CMD连续执行之后连续执行读FIFO的命令会依次读取FIFO[0][1][2][3][4][0][1]…在另一方面，少于五个的写FIFO命令执行后执行读FIXO的命令，前面几个符合，后面会返回没有定义过的数据。