烟雨楼台十一郎
这个作者很懒,什么都没留下…
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DDR PHY常见信号介绍【转载】
CAS Latency,简称CL,指的是从CAS(Column Address Strobe,列地址选通)信号发出到第一笔数据实际被读取并输出的时间间隔。例如,CL7的内存意味着在发出读取命令后,需要等待7个时钟周期才能获得数据,而CL9的内存则需要等待9个周期。尽管这些地址线在物理上是共用的,但在不同的时间点上,它们分别表示行地址或列地址。在相同频率的内存中,较低的CL值(如CL7)相较于较高的CL值(如CL9)可以带来显著的性能提升,有时甚至能高达22%。较短的tRCD值意味着更快的行到列的转换时间。原创 2024-10-02 11:02:44 · 41 阅读 · 0 评论 -
AXI总线协议
写地址通道:当主机驱动有效的地址和控制信号时,主机可以断言AWVALID,一旦断言,需要保持AWVALID的断言状态,直到时钟上升沿采样到从机的AWREADY。读地址通道:当主机驱动有效的地址和控制信号时,主机可以断言ARVALID,一旦断言,需要保持ARVALID的断言状态,直到时钟上升沿采样到从机的ARREADY。写数据通道:在写突发传输过程中,主机只能在它提供有效的写数据时断言WVALID,一旦断言,需要保持断言状态,知道时钟上升沿采样到从机的WREADY。最低的地址整个传输的数据大小对齐。原创 2024-10-02 10:21:23 · 82 阅读 · 0 评论 -
电源轨道上噪声的根本原因
板级电源分配网络设计的频率范围约是从100K-100MHz之间,这个频率范围正是电路板平面和多层陶瓷贴片电容器MLCC的作用范围。在10MHz到100MHz的频率范围内,封装电感和片上电容对电源分配网络的阻抗起到了决定作用。电源分配网络的设计目标就是,设计电源分配网络的阻抗使其在负载电流的频谱内始终低于目标阻抗。在10Khz-100khz的频率范围内,去耦电容器对电源分配网络的阻抗起到了决定作用。在0-10khz的频率范围内,电源模块决定了从芯片向电源分配网看过去的阻抗。原创 2024-05-15 21:23:20 · 57 阅读 · 0 评论 -
DDR4 VS DDR5差异
DDR4 VS DDR5差异原创 2024-05-04 22:58:11 · 186 阅读 · 0 评论 -
DDR5带来的挑战设计
而另一种则是统计模式(statistical),即整个系统的响应,包括抖动,串扰,均衡等,都是基于单个bit的阶跃响应,根据概率密度分布结果,经过数据后处理获得。另一方面,基于Keysight成熟的通道仿真算法,DDR BUS仿真器可以根据AMI模型中的均衡算法,对信号进行均衡,同时可以准确预测在低误码率情况下的抖动对信号的影响。这就意味着,DDR5的IBIS-AMI模型,不仅需要有DQ信号的输入端,还需要DQS信号的输入,才能恢复出符合要求的信号。正如上文提到的,DDR5协议草案中,有低误码率的要求。原创 2023-12-28 07:17:33 · 446 阅读 · 0 评论 -
电容去耦的两种解释
在图2中,我们是通过去耦电容来达到这一要求的,因此从等效的角度出发,可以说去耦电容降低了电源系统的阻抗。有些是从局部电荷存储 (即储能)的角度来说明,有些是从电源分配系统的阻抗的角度来说明,还有些资料的说明更为混乱,一会提储能,一会提阻抗,因此很多人在看资料的时候感到有些迷惑。只要电容 C 足够大,只需很小的电压变化,电容就可以提供足够大的电流,满足负载瞬态电流的要求。储能电容的存在使负载消耗的能得到快速补充,因此保证了负载两端电压不至于有太大变化,此时电容担负的是局部电源的角色。其原理可用图 1 说明。原创 2024-05-03 16:28:13 · 60 阅读 · 0 评论 -
DDR5 write leveling training解析
这里协议比较晦涩,需要解析下这里需要理解DDR5和DDR4的区别,DDR5在write leveling training这里相比DDR4有变化,简单说是更为灵活了,支持ck和DQS之间的路径不匹配。因此需要引入,内外部校准两个步骤。DDR5 SDRAM支持write leveling功能,以允许控制器补偿通道偏差。原创 2024-05-02 10:40:16 · 608 阅读 · 0 评论