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SSSZW_d
集成电路工程准研究生
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时序分析和时序约束基础
时序分析和时序约束基础时序分析和时序约束基础1. 时序分析2. 时钟约束 时序分析和时序约束基础 1. 时序分析 以下图所示的电路为例,电路由两个 D 触发器 Reg1 和 Reg2 组成,数据从 Reg1 的 D 端口输入,经过 Reg1 的寄存从 Reg1 的 Q 端口输出,再经过一段组合逻辑电路,输入 Reg2 的 D 端寄存。 为了能够使数据正确的被 Reg2 寄存,需要满足以下时序。 建立时间 TsuT_{su}Tsu 数据在时钟上升沿 (假设使用的时钟边沿为上升沿) 到来前需要稳定一段时间原创 2022-04-26 16:44:33 · 1130 阅读 · 1 评论 -
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